KR20040025062A - Semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자에 관한 것으로 특히, 스마트 파워 IC(Smart PowerIntegrated Chip)에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a smart power integrated chip (IC).
일반적인 스마트 파워 IC에는 바이폴라, CMOS 소자 및 DMOS 소자가 하나의 칩에 형성된다. 스마트 파워 기술은 많은 특징을 가지고 있는데, 특히 절연체 분리나 정션 분리와 같은 분리 기술, DMOS나 바이폴라와 같은 파워 소자 기술 등이 복합적으로 적용된다.In a typical smart power IC, bipolar, CMOS and DMOS devices are formed on one chip. Smart power technology has many features, in particular isolation technologies such as insulator isolation and junction isolation, and power device technologies such as DMOS and bipolar.
도 1은 종래 기술에 따른 반도체 소자의 단면도를 나타낸 것이다.1 shows a cross-sectional view of a semiconductor device according to the prior art.
도 1에 도시된 바와 같이, p형 반도체 기판(101)과 n형 에피택셜층(102)으로 이루어지는 기판에 소자부, 분리부, 제어부가 형성되어 있고, 소자부와 제어부는 분리부에 의하여 분리되어 있다. 소자부와 분리부, 분리부와 제어부 사이의 n형 에피택셜층(102)에는 p형 제1, 제2 분리영역(11, 12)이 p형 반도체 기판(101)에 접촉되어 접지되어 있다.As shown in FIG. 1, an element portion, a separation portion, and a control portion are formed on a substrate formed of the p-type semiconductor substrate 101 and the n-type epitaxial layer 102, and the element portion and the control portion are separated by the separation portion. It is. The p-type first and second isolation regions 11 and 12 are in contact with the p-type semiconductor substrate 101 and grounded in the n-type epitaxial layer 102 between the device portion and the separator, and the separator and the controller.
소자부에는, p형 반도체 기판(101)과 n형 에피택셜층(102) 사이에 고농도 n형 제1 매몰층(21)이 형성되어 있고, n형 에피택셜층(102)에는 베이스 영역(31)과 콜랙터 영역(32)을 포함하는 바이폴라 소자가 형성되어 있다.In the device portion, a high concentration n-type first buried layer 21 is formed between the p-type semiconductor substrate 101 and the n-type epitaxial layer 102, and the base region 31 is formed in the n-type epitaxial layer 102. ) And a collector region 32 are formed.
분리부에는, p형 반도체 기판(101)과 n형 에피택셜층(102) 사이에 고농도 n형 제2 매몰층(22)이 형성되어 있고, n형 에피택셜층(102)에는 고농도 n형 불순물층(33)이 형성되어 있다.In the separation portion, a high concentration n-type second buried layer 22 is formed between the p-type semiconductor substrate 101 and the n-type epitaxial layer 102, and the high concentration n-type impurity in the n-type epitaxial layer 102. Layer 33 is formed.
제어부에는, p형 반도체 기판(101)과 n형 에피택셜층(102) 사이에 고농도 n형 제3 매몰층(23)이 형성되어 있고, n형 에피택셜층(102)에는 베이스 영역(35)과 콜랙터 영역(34)을 포함하는 바이폴라 소자가 형성되어 있다.In the control unit, a high concentration n-type third buried layer 23 is formed between the p-type semiconductor substrate 101 and the n-type epitaxial layer 102, and the base region 35 is formed in the n-type epitaxial layer 102. And a bipolar element including the collector region 34 are formed.
이러한 구조를 가지는 반도체 소자에서는, 소자부의 콜렉터 영역(32)이 에미터이고, 기판(101) 및 분리영역(11, 12)이 베이스이며, 분리부가 콜렉터인 제1 기생 트랜지스터(Q1)가 형성된다. 그리고, 소자부의 콜렉터 영역(32)이 에미터이고, 기판(101) 및 분리영역(11, 12)이 베이스이며, 제어부의 콜렉터 영역(34)이 콜렉터인 제2 기생 트랜지스터(Q2)가 형성된다. 또한, 소자부의 콜랙터 영역(32)과 제1 분리영역(11) 사이에는 기생 다이오드(D1)가 형성된다.In a semiconductor device having such a structure, the first parasitic transistor Q1 in which the collector region 32 of the element portion is an emitter, the substrate 101 and the isolation regions 11 and 12 are a base, and the separator is a collector is formed. . A second parasitic transistor Q2 is formed in which the collector region 32 of the element portion is the emitter, the substrate 101 and the isolation regions 11 and 12 are the base, and the collector region 34 of the control portion is the collector. . In addition, a parasitic diode D1 is formed between the collector region 32 and the first isolation region 11 of the device portion.
인덕션 로드(Induction Load)에 의해 소자부의 콜렉터 전압(VC1)이 접지 전압보다 작게 될 경우, 기생 다이오드(D1)가 정 바이어스되고, 제1 및 제2 기생 트랜지스터(Q1, Q2)가 작동하게 된다. 기생 다이오드(D1)에 흐르는 전류는 소자부의 콜랙터 영역(32)을 통하여 외부로 배출되고, 제1 기생 트랜지스터(Q1)에 흐르는 전류는 분리부에서 전달되고, 제2 기생 트랜지스터(Q2)에 흐르는 전류는 제어부에서 전달된다.When the collector voltage VC1 of the device portion is lower than the ground voltage by the induction load, the parasitic diode D1 is positively biased, and the first and second parasitic transistors Q1 and Q2 are operated. The current flowing in the parasitic diode D1 is discharged to the outside through the collector region 32 of the element portion, and the current flowing in the first parasitic transistor Q1 is transmitted from the separation unit and flows in the second parasitic transistor Q2. Current is delivered from the controller.
이러한 IC의 동작에 있어서 전력 소모로 인한 발열 문제는 제품의 오동작을 유발하는 문제점이 있다. 따라서 이러한 발열 문제를 해결하기 위해 PWM 구동방식을 채택하고 있다.In the operation of the IC, a heat generation problem caused by power consumption may cause a malfunction of the product. Therefore, PWM driving method is adopted to solve this heat problem.
도 2는 PWM 구동방식에 의해 구동되는 반도체 소자를 간략하게 도시한 도면이다.2 is a view briefly illustrating a semiconductor device driven by a PWM driving method.
도 2에 도시된 바와 같이, PWM 구동방식은 0V와 전원전압을 교대로 인가하는데 인덕턴스 소자(L)는 전류를 일정하게 유지하려는 성질을 가지기 때문에 전압이 0V가 되면 소자부의 콜랙터 영역(32)과 제1 분리영역(11) 사이에 형성된 기생 다이오드(D1)에 의해 전류(Id1)가 프리휠링(free-wheeling)된다.As shown in FIG. 2, the PWM driving method alternately applies 0 V and a power supply voltage, but since the inductance element L has a property of maintaining a constant current, when the voltage reaches 0 V, the collector region 32 of the element portion is shown. And the current I d1 are free-wheeled by the parasitic diode D1 formed between the first isolation region 11 and the first isolation region 11.
그런데 이러한 프리휠링은 PWM 구동 파형의 주파수만큼 반복되므로 기생 다이오드(D1)에서도 발열 문제가 발생하게 된다. 뿐만 아니라 프리휠링 시 제2 기생 트랜지스터(Q2)에 흐르는 전류는 제어부에서 끌어오기 때문에 제어부의 동작을 간섭하는 크로스 토크(cross-talk)를 유발하여 제품의 오동작을 발생시킨다.However, since the freewheeling is repeated by the frequency of the PWM driving waveform, a heating problem occurs in the parasitic diode D1. In addition, since the current flowing through the second parasitic transistor Q2 during the freewheeling is drawn from the control unit, a cross-talk that interferes with the operation of the control unit may cause a malfunction of the product.
따라서 본 발명은 이러한 문제점을 해결하기 위한 것으로, PWM 방식의 모터 드라이브 IC에 있어서 다이오드의 발열을 줄이고 제품의 오동작을 방지하는 반도체 소자를 제공하는 것을 목적으로 한다.Accordingly, an object of the present invention is to provide a semiconductor device that reduces heat generation of a diode and prevents malfunction of a product in a PWM motor drive IC.
도 1은 종래 기술에 따른 반도체 소자의 단면도이다.1 is a cross-sectional view of a semiconductor device according to the prior art.
도 2는 종래의 반도체 소자로 인덕션 로드를 구동할 때의 동작을 나타낸 도이다.2 is a view showing an operation when driving an induction rod with a conventional semiconductor device.
도 3은 본 발명의 제1 실시예에 따른 반도체 소자의 단면도이다.3 is a cross-sectional view of a semiconductor device according to a first exemplary embodiment of the present invention.
도 4는 본 발명의 제1 실시예에 따른 반도체 소자로 인덕션 로드를 구동할 때의 프리휠링 패스를 나타낸 도이다.4 is a diagram illustrating a freewheeling pass when driving an induction rod with a semiconductor device according to a first exemplary embodiment of the present invention.
도 5는 본 발명의 제2 실시예에 따른 반도체 소자의 단면도이다.5 is a cross-sectional view of a semiconductor device according to a second exemplary embodiment of the present invention.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
13 : 제1 분리영역14 : 제2 분리영역13: first separation area 14: second separation area
15 : 제3 분리영역24 : 고농도 n형 제2 매몰층15: third separation region 24: high concentration n-type second buried layer
36 : 고농도 n형 출력층D1, D2, D3 : 기생 다이오드36: high concentration n-type output layer D1, D2, D3: parasitic diode
Q1, Q2 : 기생 트랜지스터Q1, Q2: parasitic transistor
이러한 기술적 과제를 달성하기 위한 본 발명의 특징에 따른 반도체 소자는, 제1 도전형 반도체 기판; 상기 제1 도전형 반도체 기판 위에 형성되는 제2 도전형 반도체층; 상기 도전형 반도체층에 정의되는 소자부, 기생 다이오드부, 분리부 및 제어부; 상기 제1 도전형 반도체 기판과 접촉되도록 상기 제2 도전형 반도체층의 상기 소자부와 상기 기생 다이오드부 사이에 형성되고, 상기 소자부와 접촉하여 제1 기생 다이오드를 형성하고, 상기 기생 다이오드부와 접촉하여 제2 기생 다이오드를 형성하는 제1 도전형 분리영역; 및 상기 제1 도전형 반도체 기판과 접촉되도록 상기 제2 도전형 반도체층의 상기 기생 다이오드부와 상기 분리부 사이에 형성되고, 상기 기생 다이오드부와 접촉하여 제3 기생 다이오드를 형성하는 제2 도전형분리영역을 포함하되, 상기 제2 도전형 반도체층에는 상기 소자부가 에미터가 되고 상기 분리부가 콜렉터가 되며 상기 제1 도전형 반도체 기판 및 상기 제1, 제2 도전형 분리영역이 베이스가 되는 제1 기생 트랜지스터가 형성되고, 상기 제1 분리영역, 상기 제2 분리영역 및 상기 분리부는 접지되어 있고, 상기 소자부와 상기 기생 다이오드부는 전기적으로 연결되어 있다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a first conductivity type semiconductor substrate; A second conductive semiconductor layer formed on the first conductive semiconductor substrate; An element part, a parasitic diode part, a separation part, and a control part defined in the conductive semiconductor layer; A parasitic diode formed between the device portion and the parasitic diode portion of the second conductive semiconductor layer so as to be in contact with the first conductive semiconductor substrate, and forming a first parasitic diode in contact with the element portion; A first conductivity type isolation region in contact to form a second parasitic diode; And a second conductivity type formed between the parasitic diode part and the separation part of the second conductivity type semiconductor layer to be in contact with the first conductivity type semiconductor substrate and contacting the parasitic diode part to form a third parasitic diode. An isolation region, wherein the device portion is an emitter, the isolation portion is a collector, and the first conductivity type semiconductor substrate and the first and second conductivity type isolation regions are based on the second conductivity type semiconductor layer. A first parasitic transistor is formed, the first isolation region, the second isolation region and the isolation portion are grounded, and the device portion and the parasitic diode portion are electrically connected.
상기 소자부의 상기 제2 도전형 반도체층에는 고농도 도전형 베이스 영역 및 콜렉터 영역을 포함하는 바이폴라 소자가 형성되어 있고, 상기 기생 다이오드부의 상기 제2 도전형 반도체층에는 고농도 도전형 제1 불순물 영역이 형성되어 있으며, 상기 콜렉터 영역과 상기 제1 불순물 영역이 전기적으로 연결되어 있다.A bipolar device including a high concentration conductivity type base region and a collector region is formed in the second conductivity type semiconductor layer of the device portion, and a high concentration conductivity type first impurity region is formed in the second conductivity type semiconductor layer of the parasitic diode part. The collector region and the first impurity region are electrically connected to each other.
또한 상기 소자부의 상기 제2 도전형 반도체층에는 고농도 도전형 드레인 영역을 포함하는 모스(MOS) 소자가 형성되어 있고, 상기 기생 다이오드부의 상기 제2 도전형 반도체층에는 고농도 도전형 제1 불순물 영역이 형성되어 있고, 상기 드레인 영역과 상기 제1 불순물 영역이 전기적으로 연결되어 있으며, 상기 분리부의 상기 제2 도전형 반도체층에는 고농도 도전형 제2 불순물 영역이 형성되어 있고, 상기 제2 불순물 영역이 접지되어 있다.In addition, a MOS device including a high concentration conductive drain region is formed in the second conductive semiconductor layer of the device portion, and a high concentration conductive first impurity region is formed in the second conductive semiconductor layer of the parasitic diode portion. And the drain region and the first impurity region are electrically connected to each other, and a high concentration conductivity type second impurity region is formed in the second conductive semiconductor layer of the separation part, and the second impurity region is grounded. It is.
상기 분리부 및 상기 제어부 사이의 제2 도전형 반도체층에 상기 제1 도전형 기판과 접촉되도록 형성되는 제3 분리영역을 더 포함할 수 있다.The semiconductor device may further include a third isolation region formed in the second conductivity type semiconductor layer between the isolation portion and the controller to contact the first conductivity type substrate.
또한 제1 기생 트랜지스터의 콜렉터와 베이스가 연결되어 상기 제1, 제2, 제3 기생 다이오드에 대하여 병렬로 연결되는 것이 바람직하다.In addition, it is preferable that the collector and the base of the first parasitic transistor are connected in parallel to the first, second, and third parasitic diodes.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings the most preferred embodiment that can be easily carried out by those of ordinary skill in the art as follows.
도 3은 본 발명의 제1 실시예에 따른 반도체 소자의 단면 구조를 나타낸 것이다.3 shows a cross-sectional structure of a semiconductor device according to a first embodiment of the present invention.
도 3에 도시된 바와 같이, p형 반도체 기판(101)과 n형 에피택셜층(102)으로 이루어지는 기판에 소자부, 기생 다이오드부, 분리부, 제어부가 형성되어 있다. 그리고, 소자부, 기생 다이오드부, 분리부, 제어부의 사이의 n형 에피택셜층(102)에는 p형 제1 내지 제3 분리영역(13, 14, 15)이 p형 반도체 기판(101)에 접촉되어 접지되어 있다.As shown in FIG. 3, an element portion, a parasitic diode portion, a separation portion, and a controller are formed on a substrate formed of the p-type semiconductor substrate 101 and the n-type epitaxial layer 102. In the n-type epitaxial layer 102 between the device portion, the parasitic diode portion, the isolation portion, and the controller, p-type first to third isolation regions 13, 14, and 15 are disposed on the p-type semiconductor substrate 101. Contact is grounded.
소자부에는, p형 반도체 기판(101)과 n형 에피택셜층(102) 사이에 고농도 n형 제1 매몰층(21)이 형성되어 있고, n형 에피택셜층(102)에는 고농도 n형 베이스 영역(31) 및 콜랙터 영역(32)을 포함하는 바이폴라 소자가 형성되어 있다.In the device portion, a high concentration n-type first buried layer 21 is formed between the p-type semiconductor substrate 101 and the n-type epitaxial layer 102, and the high concentration n-type base is formed on the n-type epitaxial layer 102. A bipolar element including a region 31 and a collector region 32 is formed.
기생 다이오드부에는, p형 반도체 기판(101)과 n형 에피택셜층(102) 사이에 고농도 n형 제2 매몰층(24)이 형성되어 있고, n형 에피택셜층(102)에는 고농도 n형 출력층(36)이 형성되어 있다. 이때, 출력층(36)은 소자부의 콜렉터 영역(32)과 전기적으로 연결되어 있다.In the parasitic diode portion, a high concentration n-type second buried layer 24 is formed between the p-type semiconductor substrate 101 and the n-type epitaxial layer 102, and the n-type epitaxial layer 102 has a high concentration n-type. The output layer 36 is formed. At this time, the output layer 36 is electrically connected to the collector region 32 of the device portion.
분리부에는, p형 반도체 기판(101)과 n형 에피택셜층(102) 사이에 고농도 n형 제3 매몰층(22)이 형성되어 있고, n형 에피택셜층(102)에는 고농도 n형 불순물층(33)이 형성되어 있다. 이때 고농도 n형 불순물층(33)은 접지되어 있다.In the separation portion, a high concentration n-type third buried layer 22 is formed between the p-type semiconductor substrate 101 and the n-type epitaxial layer 102, and the high concentration n-type impurity in the n-type epitaxial layer 102. Layer 33 is formed. At this time, the high concentration n-type impurity layer 33 is grounded.
제어부에는, p형 반도체 기판(101)과 n형 에피택셜층(102) 사이에 고농도 n형 제4 매몰층(23)이 형성되어 있고, n형 에피택셜층(102)에는 베이스 영역(35)과 콜랙터 영역(34)을 포함하는 바이폴라 소자가 형성되어 있다.A high concentration n-type fourth buried layer 23 is formed between the p-type semiconductor substrate 101 and the n-type epitaxial layer 102 in the control unit, and the base region 35 is formed in the n-type epitaxial layer 102. And a bipolar element including the collector region 34 are formed.
이러한 구조를 가지는 반도체 소자에서는, 소자부의 콜렉터 영역(32)이 에미터이고, 기판(101) 및 분리영역(13, 14, 15)이 베이스이며, 분리부가 콜렉터인 제1 기생 트랜지스터(Q1)가 형성된다. 그리고, 소자부의 콜렉터 영역(32)이 에미터이고, 기판(101) 및 분리영역(13, 14, 15)이 베이스이며, 제어부의 콜렉터 영역(34)이 콜랙터인 제2 기생 트랜지스터(Q2)가 형성된다. 또한, 소자부의 콜랙터 영역(32)과 제1 분리영역(13) 사이에 제1 기생 다이오드(D1)가 형성되고, 제1 분리영역(13)과 기생 다이오드부 사이에 제2 기생 다이오드(D2)가 형성되며, 기생 다이오드부와 제2 분리영역(14) 사이에 제3 기생 다이오드가 형성된다.In a semiconductor device having such a structure, the first parasitic transistor Q1 in which the collector region 32 of the element portion is an emitter, the substrate 101 and the isolation regions 13, 14, and 15 is a base, and the separator portion is a collector is Is formed. The second parasitic transistor Q2 in which the collector region 32 of the element portion is the emitter, the substrate 101 and the isolation regions 13, 14, 15 are the base, and the collector region 34 of the control portion is the collector. Is formed. In addition, a first parasitic diode D1 is formed between the collector region 32 and the first isolation region 13 of the device portion, and a second parasitic diode D2 is disposed between the first isolation region 13 and the parasitic diode portion. ) Is formed, and a third parasitic diode is formed between the parasitic diode portion and the second isolation region 14.
도 4는 본 발명의 제1 실시예에 따른 반도체 소자의 기생 다이오드부의 등가회로를 나타낸 도면이다.4 is a diagram illustrating an equivalent circuit of a parasitic diode unit of a semiconductor device according to a first exemplary embodiment of the present invention.
도 3에서 기생 다이오드부의 출력층(36)이 소자부의 콜렉터 영역(32)과 전기적으로 연결되어 있기 때문에 제2 및 제3 기생 다이오드(D2, D3)는 도 4에 도시된 바와 같이 제1 기생 다이오드(D1)와 병렬적으로 연결된 상태가 된다. 또한 분리부의 n형 에피택셜층(102)에 형성된 고농도 n형 불순물층(33)은 접지되어 있으므로 콜렉터와 베이스가 연결된 상태가 된다.In FIG. 3, since the output layer 36 of the parasitic diode portion is electrically connected to the collector region 32 of the device portion, the second and third parasitic diodes D2 and D3 may be formed of the first parasitic diode (see FIG. 4). In parallel with D1). In addition, since the high concentration n-type impurity layer 33 formed on the n-type epitaxial layer 102 of the separation part is grounded, the collector and the base are connected to each other.
PWM 구동 파형에 의해 콜렉터 전압(VC1)이 접지 전압이 되면, 기생 다이오드(D1, D2, D3)는 정 바이어스되어 프리휠링 다이오드로 동작하고, 제1 및 제2 기생 트랜지스터(Q1, Q2)가 작동하게 된다. 따라서 제1 기생 다이오드(D1)에흐르는 전류는 소자부의 콜랙터 영역(32)을 통하여 외부로 배출되고, 제2 및 제3 기생 다이오드(D2, D3)에 흐르는 전류는 기생 다이오드부의 출력층(39)을 통하여 외부로 배출된다. 그리고, 제1 기생 트랜지스터(Q1)에 흐르는 전류는 분리부에서 전달되고, 제2 기생 트랜지스터(Q2)에 흐르는 전류는 제어부에서 전달된다.When the collector voltage VC1 becomes the ground voltage by the PWM driving waveform, the parasitic diodes D1, D2, and D3 are positively biased to operate as freewheeling diodes, and the first and second parasitic transistors Q1 and Q2 operate. Done. Accordingly, the current flowing through the first parasitic diode D1 is discharged to the outside through the collector region 32 of the device portion, and the current flowing through the second and third parasitic diodes D2 and D3 is the output layer 39 of the parasitic diode portion. It is discharged through the outside. The current flowing through the first parasitic transistor Q1 is transmitted from the separation unit, and the current flowing through the second parasitic transistor Q2 is transmitted from the control unit.
그런데, 이때 제1 기생 트랜지스터(Q1)의 콜렉터와 베이스가 연결되어 폐루프를 형성하므로 제1 기생 트랜지스터(Q1)도 제1 내지 제3 기생 다이오드(D1, D2, D3)와 함께 프리휠링 다이오드로 동작하면서 IC 외부에서 필요로 하는 전류의 대부분을 배출하게 된다. 따라서 1~4의 4개의 프리휠링 패스가 형성되어 기생 전류의 배출량이 매우 크고, 제2 기생 트랜지스터(Q2)의 동작을 억제시켜 제어부로부터 흐르는 전류를 충분히 억제할 수 있다.However, at this time, since the collector and the base of the first parasitic transistor Q1 are connected to form a closed loop, the first parasitic transistor Q1 is also a freewheeling diode together with the first to third parasitic diodes D1, D2, and D3. In operation, it dissipates most of the current required outside the IC. Therefore, four freewheeling passes of 1 to 4 are formed, and the discharge of parasitic current is very large, and the operation of the second parasitic transistor Q2 can be suppressed to sufficiently suppress the current flowing from the controller.
이러한 기술은 소자부 및 제어부에 모스 소자가 형성된 경우에도 동일하게 적용될 수 있다.This technique can be equally applied to the case where the MOS device is formed in the device unit and the controller.
도 5는 소자부 및 제어부에 모스 소자가 형성된 본 발명의 제2 실시예에 따른 반도체 소자의 단면 구조를 나타낸 것이다.5 illustrates a cross-sectional structure of a semiconductor device in accordance with a second embodiment of the present invention in which a MOS device is formed in an element portion and a controller.
즉, 도 5에 도시된 바와 같이 소자부의 n형 에피택셜층(102)에는 고농도 n형 드레인 영역(37)을 포함하는 모스 소자가 형성되어 있고, 제어부의 n형 에피택셜층(102)에는 고농도 n형 드레인 영역(38)을 포함하는 모스 소자가 형성되어 있다. 기생 다이오드부의 고농도 n형 출력층(36)이 소자부의 드레인 영역(37)과 전기적으로 연결되어 있다.That is, as shown in FIG. 5, a MOS device including a high concentration n-type drain region 37 is formed in the n-type epitaxial layer 102 of the device portion, and a high concentration is formed in the n-type epitaxial layer 102 of the controller. A MOS element including the n-type drain region 38 is formed. The high concentration n-type output layer 36 of the parasitic diode portion is electrically connected to the drain region 37 of the element portion.
이러한 구조를 가지는 반도체 소자에서는, 소자부의 드레인 영역(32)이 에미터이고, 기판(101) 및 제1, 제2, 제3 분리영역(13, 14, 15)이 베이스이며, 분리부가 콜렉터인 제1 기생 트랜지스터(Q1)가 형성된다. 그리고, 소자부의 드레인 영역(37)이 에미터이고, 기판(101) 및 제1 내지 제3 분리영역(13, 14, 15)이 베이스이며, 제어부의 드레인 영역(38)이 콜렉터인 제2 기생 트랜지스터(Q2)가 형성된다. 또한, 소자부의 드레인 영역(37)과 제1 분리영역(13) 사이에 제1 기생 다이오드(D1)가 형성되고, 제1 분리영역(13)과 기생 다이오드부 사이에 제2 기생 다이오드(D2)가 형성되며, 기생 다이오드부와 제2 분리영역(14)에 제3 기생 다이오드가 형성된다. 이때, 기생 다이오드부의 출력층(36)이 소자부의 드레인 영역(32)과 전기적으로 연결되어 있어서 제2 및 제3 기생 다이오드(D2, D3)가 제1 기생 다이오드(D1)에 병렬적으로 연결된 상태가 된다.In a semiconductor device having such a structure, the drain region 32 of the element portion is an emitter, the substrate 101 and the first, second, and third separation regions 13, 14, and 15 are bases, and the separation portion is a collector. The first parasitic transistor Q1 is formed. And a second parasitic in which the drain region 37 of the element portion is an emitter, the substrate 101 and the first to third isolation regions 13, 14, and 15 are bases, and the drain region 38 of the controller is a collector. Transistor Q2 is formed. In addition, a first parasitic diode D1 is formed between the drain region 37 and the first isolation region 13 of the device portion, and the second parasitic diode D2 is disposed between the first isolation region 13 and the parasitic diode portion. Is formed, and a third parasitic diode is formed in the parasitic diode portion and the second isolation region 14. At this time, the output layer 36 of the parasitic diode part is electrically connected to the drain region 32 of the device part, so that the second and third parasitic diodes D2 and D3 are connected to the first parasitic diode D1 in parallel. do.
이러한 반도체 소자의 동작은 도 3에 도시된 본 발명의 제1 실시예에 따른 반도체 소자의 동작과 동일하다.The operation of the semiconductor device is the same as the operation of the semiconductor device according to the first embodiment of the present invention shown in FIG. 3.
상기 도면과 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.The drawings and detailed description of the invention are merely exemplary of the invention, which are used for the purpose of illustrating the invention only and are not intended to limit the scope of the invention as defined in the appended claims or claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
본 발명은 소자부와 제어부 사이에 기생 전류를 받는 다이오드를 형성하고,분리부의 고농도 n형 불순물층을 접지시켜서 소자부와 분리부 사이에 형성된 기생 트랜지스터도 기생 다이오드처럼 동작하게 하였다. 따라서 프리휠링 패스가 증가되어 기생 다이오드의 발열을 억제할 뿐만 아니라 제어부에서 흐르는 기생 전류를 억제함으로써 제어부의 오동작을 방지할 수 있다.The present invention forms a diode that receives parasitic current between the device portion and the controller, and grounds the high concentration n-type impurity layer of the separator so that the parasitic transistor formed between the device portion and the separator is operated like a parasitic diode. Therefore, the freewheeling pass is increased to suppress the heat generation of the parasitic diode as well as to suppress the parasitic current flowing through the controller, thereby preventing the malfunction of the controller.
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