KR20040021775A - Method Of Forming Semiconductor Transistor - Google Patents
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Abstract
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 노치드 게이트 패턴을 구비하는 반도체 장치의 트랜지스터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a transistor of a semiconductor device having a notched gate pattern.
반도체 장치가 고집적화됨에 따라, 모오스(MOS, metal-oxide-silicon) 트랜지스터들이 형성되는 단위 셀(unit cell)의 면적을 줄이는 것이 요구된다. 상기 단위 셀의 면적을 감소시키기 위해서는 상기 모오스 트랜지스터들을 미세하게 형성하는 것이 요구된다. 이러한 모오스 트랜지스터의 미세화는 통상적으로 모오스 트랜지스터를 구성하는 게이트 전극을 가늘게 형성하는 방법을 통해 달성된다. 한편, 알려진 것처럼, 상기 게이트 전극을 가늘게 형성할 경우, 반도체 장치의 특성에 악영향을 미치는 쇼트 채널 효과(short channel effect)가 발생하기 쉽다. 이러한 쇼트 채널 효과를 최소화하기 위한 방법으로, 트랜지스터의 접합영역(junctionregion)을 LDD(lightly doped drain) 구조로 형성하는 기술이 통상적으로 사용된다.As semiconductor devices become highly integrated, it is required to reduce the area of a unit cell in which metal-oxide-silicon (MOS) transistors are formed. In order to reduce the area of the unit cell, it is required to form the MOS transistors minutely. Such miniaturization of the MOS transistor is typically achieved through a method of thinly forming a gate electrode constituting the MOS transistor. On the other hand, as is known, when the gate electrode is thinly formed, a short channel effect is likely to occur which adversely affects the characteristics of the semiconductor device. As a method for minimizing such short channel effects, a technique of forming a junction region of a transistor in a lightly doped drain (LDD) structure is commonly used.
종래기술에 따른 LDD 구조의 접합영역을 갖는 모오스 트랜지스터를 형성하는 방법은 세단계의 사진 공정을 포함한다. 즉, 반도체장치의 트랜지스터를 구성하는 게이트 패턴, 저농도 불순물 영역 및 고농도 불순물 영역은 각각 한번씩의 사진 공정을 통해 형성된다. 한편, NMOS 트랜지스터 및 PMOS 트랜지스터를 함께 구비하는 CMOS 반도체장치를 제조하기 위해서는, 이온 주입 공정들에서 사용되는 불순물의 도전형을 명확히 구별하는 것이 필요하다. 이를 위해, 상기 저농도 및 고농도 불순물 영역을 형성하기 위한 이온 주입 공정들은 다른 도전형의 트랜지스터가 형성되는 영역을 덮는 각각의 포토레지스트 패턴들을 사용한다. 예를 들면, PMOS 트랜지스터의 저농도 불순물 영역을 형성하기 위해서는, NMOS 트랜지스터의 활성영역을 덮고 PMOS 트랜지스터의 활성영역을 노출시키는 포토레지스트 패턴이 사용된다.The method for forming a MOS transistor having a junction region of an LDD structure according to the prior art includes a three-step photographic process. That is, the gate pattern, the low concentration impurity region, and the high concentration impurity region constituting the transistor of the semiconductor device are each formed by one photo process. On the other hand, in order to manufacture a CMOS semiconductor device including an NMOS transistor and a PMOS transistor, it is necessary to clearly distinguish the conductivity type of impurities used in ion implantation processes. To this end, the ion implantation processes for forming the low concentration and high concentration impurity regions use respective photoresist patterns covering regions where other transistors are formed. For example, to form a low concentration impurity region of a PMOS transistor, a photoresist pattern covering an active region of the NMOS transistor and exposing an active region of the PMOS transistor is used.
일반적으로, 상기 저농도 불순물 영역은 상기 게이트 패턴 및 상술한 포토레지스트 패턴을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해 형성한다. 이에 비해, 상기 고농도 불순물 영역은 상기 게이트 패턴 및 포토레지스트 패턴에 더하여 상기 게이트 패턴의 측벽에 형성한 게이트 스페이서를 이온 주입 마스크로 사용하는 이온 주입 공정을 통해 형성한다. 하지만, 상기 저농도 및 고농도 불순물 영역 형성을 위해 사용되는 포토레지스트 패턴들은 동일한 레티클을 사용하여 형성될지라도, 서로 다른 사진 공정을 통해 형성되는 서로 다른 구조체이다. 왜냐하면, 상기 게이트 스페이서를 형성하기 위해서는 상기 저농도 불순물 영역을 형성하기위해 사용된 포토레지스트 패턴을 제거해야 한다. 따라서, 상기 고농도 불순물 영역을 형성하는 단계에서는 또다른 사진 공정을 통해 형성되는 포토레지스트 패턴을 사용한다.In general, the low concentration impurity region is formed through an ion implantation process using the gate pattern and the photoresist pattern as an ion implantation mask. In contrast, the high concentration impurity region is formed through an ion implantation process using a gate spacer formed on the sidewall of the gate pattern as an ion implantation mask in addition to the gate pattern and the photoresist pattern. However, the photoresist patterns used to form the low concentration and high concentration impurity regions are different structures formed through different photographic processes, even if they are formed using the same reticle. In order to form the gate spacer, the photoresist pattern used to form the low concentration impurity region must be removed. Therefore, in the step of forming the high concentration impurity region, a photoresist pattern formed through another photolithography process is used.
한편, 반도체 장치의 제조 과정에서 사진 공정은 비용이 많이 소모되는 공정 단계이다. 따라서, 반도체 장치의 제조 비용 감소를 위해서는 상기 사진 공정의 단계 수를 줄이는 것이 필요하다.On the other hand, the photo process is a costly process step in the manufacturing process of the semiconductor device. Therefore, it is necessary to reduce the number of steps in the photolithography process in order to reduce the manufacturing cost of the semiconductor device.
본 발명이 이루고자 하는 기술적 과제는 한단계의 사진 공정을 사용하여 저농도 및 고농도 불순물 영역을 형성할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of manufacturing a semiconductor device capable of forming low concentration and high concentration impurity regions using a single step photolithography process.
도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 반도체 장치의 트랜지스터 형성 방법을 나타내는 공정단면도들이다.1 to 7 are process cross-sectional views illustrating a method of forming a transistor in a semiconductor device according to a preferred embodiment of the present invention.
상기 기술적 과제를 달성하기 위하여, 본 발명은 노치드 게이트 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다. 이 방법은 반도체기판 상에 하부 폭이 상부 폭보다 좁은 노치드 게이트 패턴을 형성한 후, 이를 마스크로 사용하는 경사진 이온 주입 공정을 실시한다. 이에 따라, 상기 노치드 게이트 패턴 옆쪽의 상기 반도체기판에는 저농도 불순물 영역이 형성된다. 이후, 상기 노치드 게이트 패턴을 다시 마스크로 사용하는 수직한 이온 주입 공정을 실시한다. 이에 따라, 상기 노치드 게이트 패턴 옆쪽의 상기 반도체기판에는 상기 저농도 불순물 영역과 더불어, LDD 구조의 접합영역을 구성하는, 고농도 불순물 영역이 형성된다.In order to achieve the above technical problem, the present invention provides a method of manufacturing a semiconductor device comprising the step of forming a notched gate pattern. This method forms a notched gate pattern having a lower width smaller than the upper width on a semiconductor substrate, and then performs an inclined ion implantation process using the same as a mask. As a result, a low concentration impurity region is formed in the semiconductor substrate next to the notched gate pattern. Thereafter, a vertical ion implantation process using the notched gate pattern as a mask is performed. As a result, a high concentration impurity region is formed on the semiconductor substrate next to the notched gate pattern, together with the low concentration impurity region, which forms a junction region of an LDD structure.
상기 노치드 게이트 패턴을 형성하는 단계는 상기 반도체기판 상에 게이트절연막을 형성하고, 상기 게이트 절연막 상에 차례로 적층된 하부 도전막 및 상부 도전막을 형성한 후, 상기 상부 및 하부 도전막을 차례로 이방성 식각하는 단계를 포함한다. 이에 따라, 차례로 적층된 하부 도전 패턴 및 상부 도전 패턴이 형성되는데, 상기 이방성 식각 단계는 상기 하부 도전 패턴이 상기 상부 도전 패턴보다 좁은 폭을 갖도록 실시하는 것이 바람직하다. 이처럼 상부와 하부의 위치에 따라 폭이 다른 게이트 패턴을 형성하기 위해, 상기 하부 도전막은 상기 상부 도전막에 비해 불순물 농도가 높은 다결정 실리콘으로 형성하는 것이 바람직하다.The forming of the notched gate pattern may include forming a gate insulating layer on the semiconductor substrate, forming a lower conductive layer and an upper conductive layer sequentially stacked on the gate insulating layer, and then anisotropically etching the upper and lower conductive layers. Steps. Accordingly, the lower conductive pattern and the upper conductive pattern that are sequentially stacked are formed, and the anisotropic etching step is preferably performed such that the lower conductive pattern has a narrower width than the upper conductive pattern. In order to form the gate patterns having different widths according to the positions of the upper and lower portions, the lower conductive layer is preferably formed of polycrystalline silicon having a higher impurity concentration than the upper conductive layer.
바람직하게는, 상기 저농도 불순물 영역을 형성하기 위한 경사진 이온 주입 공정은 상기 반도체기판의 상부면에 대해 15 내지 45°의 경사로 불순물을 주입하는 단계이다. 또한, 상기 고농도 불순물 영역을 형성하기 위한 수직한 이온 주입 공정은 상기 반도체기판의 상부면에 대해 수직하게 불순물을 주입하되, 상기 경사진 이온 주입 공정보다 높은 불순물 농도 및 높은 이온 에너지 조건으로 실시하는 것이 바람직하다.Preferably, the inclined ion implantation process for forming the low concentration impurity region is a step of implanting impurities at an inclination of 15 to 45 degrees with respect to the upper surface of the semiconductor substrate. In addition, the vertical ion implantation process for forming the high concentration impurity region is implanted with an impurity perpendicular to the upper surface of the semiconductor substrate, it is carried out at a higher impurity concentration and higher ion energy conditions than the inclined ion implantation process desirable.
상기 저농도 불순물 영역 형성을 위한 경사진 이온 주입 공정과 상기 고농도 불순물 영역을 형성을 위한 수직한 이온 주입 공정은 시행 순서를 바꾸어 실시할 수도 있다. 이에 더하여, 상기 저농도 및 고농도 불순물 영역은 서로 동일한 도전형의 불순물을 포함하되, 바람직하게는 상기 반도체기판의 도전형과 다른 도전형의 불순물을 포함한다.The inclined ion implantation process for forming the low concentration impurity region and the vertical ion implantation process for forming the high concentration impurity region may be performed in a different order. In addition, the low concentration and high concentration impurity regions include impurities of the same conductivity type as each other, and preferably include impurities of a conductivity type different from that of the semiconductor substrate.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the invention will be fully conveyed to those skilled in the art. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. If it is also mentioned that the layer is on another layer or substrate it may be formed directly on the other layer or substrate or a third layer may be interposed therebetween.
도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 반도체 장치의 트랜지스터 형성 방법을 나타내는 공정단면도들이다.1 to 7 are process cross-sectional views illustrating a method of forming a transistor in a semiconductor device according to a preferred embodiment of the present invention.
도 1을 참조하면, 반도체기판(100)의 소정영역에 활성영역을 한정하는 소자분리막 패턴(110)을 형성한다. 상기 소자분리막 패턴(110)은 NMOS 트랜지스터 영역(I) 및 PMOS 트랜지스터 영역(II)을 구분하는 역할을 한다. 상기 소자분리막 패턴(110)을 형성하는 단계는 통상적인 트렌치 소자분리 기술을 사용하는 것이 바람직하다. 이후, 상기 활성영역 상에 게이트 절연막(120)을 형성한다.Referring to FIG. 1, an isolation layer pattern 110 defining an active region is formed in a predetermined region of a semiconductor substrate 100. The device isolation layer pattern 110 serves to distinguish between the NMOS transistor region I and the PMOS transistor region II. Forming the device isolation layer pattern 110, it is preferable to use a conventional trench device isolation technique. Thereafter, a gate insulating layer 120 is formed on the active region.
좀더 상세하게 설명하면, 상기 소자분리막 패턴(110)을 형성하는 단계는 상기 반도체기판(100) 상에 상기 활성영역을 덮는 트렌치 마스크 패턴(도시하지 않음)을 형성한 후, 이를 식각 마스크로 사용하는 이방성 식각 공정을 통해 상기 반도체기판(100)에 트렌치(105)를 형성하는 단계를 포함한다. 상기 트렌치(105)를 채우는 소자분리막을 형성한 후, 상기 트렌치 마스크 패턴이 노출될 때까지 상기 소자분리막을 평탄화 식각한다. 이후, 상기 노출된 트렌치 마스크 패턴을 제거하여 상기 반도체기판(100)의 활성영역을 노출시킨다. 상기 게이트 절연막(120)은 상기노출된 활성영역을 열산화시키는 방법으로 형성한 실리콘 산화막인 것이 바람직하다.In more detail, the forming of the device isolation layer pattern 110 may include forming a trench mask pattern (not shown) covering the active region on the semiconductor substrate 100 and using the trench mask pattern as an etching mask. And forming a trench 105 in the semiconductor substrate 100 through an anisotropic etching process. After forming the device isolation layer filling the trench 105, the device isolation layer is planarized and etched until the trench mask pattern is exposed. Thereafter, the exposed trench mask pattern is removed to expose the active region of the semiconductor substrate 100. The gate insulating film 120 is preferably a silicon oxide film formed by a method of thermally oxidizing the exposed active region.
상기 트렌치 마스크 패턴은 차례로 적층된 실리콘 산화막 및 실리콘 질화막으로 형성하는 것이 바람직하다. 또한, 상기 소자분리막을 형성하기 전에, 상기 트렌치(105)의 내벽을 덮는 트렌치 열산화막 및 라이너를 더 형성할 수도 있다. 이때, 상기 라이너는 실리콘 질화막으로 형성하는 것이 바람직하다.The trench mask pattern may be formed of a silicon oxide film and a silicon nitride film that are sequentially stacked. In addition, before forming the device isolation layer, a trench thermal oxide film and a liner covering the inner wall of the trench 105 may be further formed. In this case, the liner is preferably formed of a silicon nitride film.
한편, 상기 게이트 절연막(120)을 형성하기 전에, 상기 반도체기판(100)에 웰 영역을 형성하기 위해서, 또는 트랜지스터의 특성을 조절하기 위해서 실시되는 복수번의 불순물 주입 공정들을 더 실시할 수도 있다. 이러한 불순물 주입 공정들은 NMOS 트랜지스터 영역(I) 및 PMOS 트랜지스터 영역(II)를 구분하는 각각의 포토레지스트 패턴을 사용하여 실시하는 것이 바람직하다. 이 단계들은 일반적으로 알려진 방법에 따라 실시될 수 있으므로, 이에 대한 상세한 설명은 생략한다.Before the gate insulating layer 120 is formed, a plurality of impurity implantation processes may be further performed to form a well region in the semiconductor substrate 100 or to adjust characteristics of a transistor. These impurity implantation processes are preferably carried out using respective photoresist patterns that separate the NMOS transistor region I and the PMOS transistor region II. These steps can be carried out according to a generally known method, so a detailed description thereof is omitted.
도 2를 참조하면, 상기 게이트 절연막(120)이 형성된 반도체기판의 전면에 게이트 도전막(150)을 형성한다. 상기 게이트 도전막(150)은 차례로 적층된 하부 도전막(130) 및 상부 도전막(140)으로 구성되는 것이 바람직하다.Referring to FIG. 2, a gate conductive layer 150 is formed on an entire surface of the semiconductor substrate on which the gate insulating layer 120 is formed. The gate conductive layer 150 may include a lower conductive layer 130 and an upper conductive layer 140 that are sequentially stacked.
상기 하부 도전막(130)은 불순물을 포함하는 다결정 실리콘으로 형성하는 것이 바람직한데, 확산방지층을 갖는 금속 물질들 중의 한가지로 형성할 수도 있다. 또한, 상기 상부 도전막(140) 역시 불순물을 포함하는 다결정 실리콘으로 형성하는 것이 바람직한데, 텅스텐, 코발트, 구리 및 알루미늄 등의 금속 물질들 및 이들의 실리사이드들 중의 적어도 한가지로 형성할 수도 있다. 한편, 상기 상부도전막(140) 및 상기 하부 도전막(130)을 모두 다결정 실리콘으로 형성하는 경우, 상기 하부 도전막(130)에 포함되는 불순물의 농도는 상기 상부 도전막(140)에 포함되는 불순물의 농도보다 높은 것이 바람직하다. 이는 불순물 농도가 높은 다결정 실리콘이 더 빠른 식각 속도를 갖는다는 사실을, 본 발명에 따른 노치드 게이트 패턴 형성 방법에 적용하기 위함이다.The lower conductive layer 130 is preferably formed of polycrystalline silicon containing impurities, and may be formed of one of metal materials having a diffusion barrier layer. In addition, the upper conductive layer 140 may also be formed of polycrystalline silicon containing impurities, and may be formed of at least one of metal materials such as tungsten, cobalt, copper, aluminum, and silicides thereof. Meanwhile, when both the upper conductive layer 140 and the lower conductive layer 130 are formed of polycrystalline silicon, the concentration of impurities included in the lower conductive layer 130 is included in the upper conductive layer 140. It is preferred to be higher than the concentration of impurities. This is to apply the fact that polycrystalline silicon having a high impurity concentration has a faster etching rate to the method for forming a notched gate pattern according to the present invention.
도 3을 참조하면, 상기 게이트 도전막(150)을 패터닝하여 상기 활성영역을 가로지르는 게이트 패턴(155)을 형성한다. 상기 게이트 패턴(155)은 상기 상부 및 하부 도전막이 패터닝됨으로써, 형성되는 상부 도전막 패턴(145) 및 하부 도전막 패턴(135)으로 구성된다.Referring to FIG. 3, the gate conductive layer 150 is patterned to form a gate pattern 155 crossing the active region. The gate pattern 155 includes an upper conductive layer pattern 145 and a lower conductive layer pattern 135 formed by patterning the upper and lower conductive layers.
상기 게이트 패턴(155)을 형성하는 단계는 상기 게이트 도전막(150) 상에 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 사용하는 식각 단계를 포함한다. 상기 게이트 패턴(155) 형성을 위한 식각 단계는 이방성 식각의 방법으로 실시하되, 상기 게이트 절연막(120) 및 상기 소자분리막 패턴(110)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시하는 것이 바람직하다. 이때, 상기 식각 레서피는 상기 하부 도전막 패턴(135)의 폭을 상기 상부 도전막 패턴(145)의 폭보다 좁게 형성할 수 있는 공정조건들을 규정한다. 이러한 식각 레서피에 따라 형성되는 상기 게이트 패턴(155)는 소위 노치드 게이트 패턴(notched gate pattern)을 형성한다. 또한, 도시하지 않았지만, 상기 게이트 도전막(150) 상에 식각 마스크 또는 반사방지막 등으로 사용될 수 있는 캐핑막을 더 형성할 수도 있다.The forming of the gate pattern 155 includes an etching step of forming a photoresist pattern on the gate conductive layer 150 and using the same as an etching mask. The etching step for forming the gate pattern 155 may be performed by using an anisotropic etching method, using an etching recipe having an etch selectivity with respect to the gate insulating layer 120 and the device isolation layer pattern 110. . In this case, the etching recipe defines process conditions for forming the width of the lower conductive layer pattern 135 to be smaller than the width of the upper conductive layer pattern 145. The gate pattern 155 formed according to this etching recipe forms a so-called notched gate pattern. In addition, although not shown, a capping layer may be further formed on the gate conductive layer 150, which may be used as an etching mask or an anti-reflection film.
도 4를 참조하면, 상기 NMOS 트랜지스터 영역(I)을 덮는 제 1 포토레지스트패턴(160)을 형성한다. 상기 제 1 포토레지스트 패턴(160)은 상기 PMOS 트랜지스터 영역(II)을 노출시키도록 형성한다.Referring to FIG. 4, a first photoresist pattern 160 covering the NMOS transistor region I is formed. The first photoresist pattern 160 is formed to expose the PMOS transistor region II.
상기 제 1 포토레지스트 패턴(160)을 이온 주입 마스크로 사용하는 제 1 이온 주입 공정(170)을 실시하여, 상기 PMOS 트랜지스터 영역(II)에 P형 저농도 불순물 영역(200)을 형성한다. 상기 제 1 이온 주입 공정(170)은 P형의 불순물 이온들을 상기 반도체기판(100)의 상부면에 대해 경사지게 주입하는 경사진 이온 주입 공정이다. 이때, 상기 불순물들은 15 내지 45°의 경사로 주입되는 것이 바람직하다. 이에 따라, 상기 P형 저농도 불순물 영역들(200) 사이의 간격, 즉 트랜지스터의 채널 길이는 상기 게이트 패턴(155)의 폭보다 좁아진다.The P-type low concentration impurity region 200 is formed in the PMOS transistor region II by performing a first ion implantation process 170 using the first photoresist pattern 160 as an ion implantation mask. The first ion implantation process 170 is an inclined ion implantation process for implanting P-type impurity ions inclined with respect to the upper surface of the semiconductor substrate 100. In this case, the impurities are preferably injected at a slope of 15 to 45 °. Accordingly, the interval between the P-type low concentration impurity regions 200, that is, the channel length of the transistor is smaller than the width of the gate pattern 155.
도 5를 참조하면, 상기 P형 저농도 불순물 영역(200)이 형성된 반도체기판에 대해, 상기 제 1 포토레지스트 패턴(160)을 다시 이온 주입 마스크로 사용하는 제 2 이온 주입 공정(175)을 실시한다. 상기 제 2 이온 주입 공정(175)은 P형 불순물 이온들을 상기 반도체기판(100)의 상부면에 대해 수직하게 주입하는 수직한 이온 주입 공정이다. 이에 따라, 상기 게이트 패턴(155) 양옆의 활성영역에는 P형 고농도 불순물 영역(210)이 형성된다. 상기 제 2 이온 주입 공정(175)의 공정 조건은 상기 제 1 이온 주입 공정(170)에 비해 높은 불순물 농도 및 높은 이온 에너지에서 실시한다. 상기 P형 고농도 불순물 영역(210) 및 P형 저농도 불순물 영역(200)은 통상적인 LDD 구조의 접합영역을 구성한다.Referring to FIG. 5, a second ion implantation process 175 using the first photoresist pattern 160 as an ion implantation mask is performed on the semiconductor substrate on which the P-type low concentration impurity region 200 is formed. . The second ion implantation process 175 is a vertical ion implantation process for implanting P-type impurity ions perpendicular to the upper surface of the semiconductor substrate 100. Accordingly, the P-type high concentration impurity region 210 is formed in the active regions on both sides of the gate pattern 155. Process conditions of the second ion implantation process 175 are performed at a higher impurity concentration and higher ion energy than the first ion implantation process 170. The P-type high concentration impurity region 210 and the P-type low concentration impurity region 200 constitute a junction region having a conventional LDD structure.
상기 제 1 이온 주입 공정(170)과 상기 제 2 이온 주입 공정(175)은 같은 도전형의 불순물들을 사용하는 것이 바람직하다. 또한, 이들 이온 주입 공정들(170,175)의 실시 순서는 바뀔 수도 있다. 이러한 실시 순서의 역전은 본 발명에 따른 노치드 게이트 패턴을 구비하는 트랜지스터에서 구현될 수 있는 특징이다. 즉, 본 발명에 따르면, 게이트 스페이서를 형성하지 않기 때문에 상기 제 1 및 제 2 이온 주입 공정(170, 175)은 동일한 상기 제 1 포토레지스트 패턴(160)을 사용한다. 이에 따라, 서로 다른 포토레지스트 패턴들을 사용해야 하고 게이트 스페이서를 사용해야 하는 종래 기술에서는 불가능한 이온 주입 공정의 순서의 바꿈이 가능하다.The first ion implantation process 170 and the second ion implantation process 175 preferably use the same conductivity type impurities. In addition, the order of implementation of these ion implantation processes 170 and 175 may be changed. The inversion of this embodiment is a feature that can be implemented in a transistor having a notched gate pattern according to the present invention. That is, according to the present invention, since the gate spacer is not formed, the first and second ion implantation processes 170 and 175 use the same first photoresist pattern 160. Accordingly, it is possible to change the order of the ion implantation process, which is not possible in the prior art, which requires the use of different photoresist patterns and the use of gate spacers.
상기 제 1 및 제 2 이온 주입 공정들(170, 175)은 상기 게이트 절연막(120)을 이온 채널링 방지를 위한 완충막으로 사용하는 것이 바람직하다.The first and second ion implantation processes 170 and 175 may preferably use the gate insulating layer 120 as a buffer for preventing ion channeling.
도 6 및 도 7을 참조하면, 상기 제 1 포토레지스트 패턴(160)을 제거한 후, 상기 PMOS 트랜지스터 영역(II)을 덮는 제 2 포토레지스트 패턴(180)을 형성한다. 상기 제 2 포토레지스트 패턴(180)은 상기 제 1 및 제 2 이온 주입 공정(170, 175)에서 덮였던 상기 NMOS 트랜지스터 영역(I)을 노출시킨다.6 and 7, after removing the first photoresist pattern 160, a second photoresist pattern 180 covering the PMOS transistor region II is formed. The second photoresist pattern 180 exposes the NMOS transistor region I covered in the first and second ion implantation processes 170 and 175.
상기 제 2 포토레지스트 패턴(180)을 이온 주입 마스크로 사용하는 제 3 이온 주입 공정(190) 및 제 4 이온 주입 공정(195)을 실시한다. 상기 제 3 및 제 4 이온 주입 공정들(190, 195)은 주입하는 불순물의 도전형이 N형이라는 점을 제외하고는, 각각의 공정들은 상기 제 1 및 제 2 이온 주입 공정들(170, 175)과 동일하게 진행된다. 즉, 상기 제 3 이온 주입 공정(190)은 불순물을 15 내지 45°의 경사로 주입하는 경사진 이온 주입 공정이고, 상기 제 4 이온 주입 공정(195)은 불순물을 수직하게 주입하는 수직한 이온 주입 공정이다. 이에 따라, 상기 NMOS 트랜지스터 영역(I)에는 LDD 구조를 구성하는 N형의 저농도 불순물 영역(220) 및 N형의 고농도불순물 영역(230)이 형성된다. 상기 제 3 및 제 4 이온 주입 공정들(190, 195)에 대한 상세한 설명은 생략한다. 이에 더하여, 상기 N형의 저농도 및 고농도 불순물 영역(220, 230)을 형성하는 단계는 상기 P형의 저농도 및 고농도 불순물 영역(200, 210)을 형성하는 단계와 서로 다른 공정 순서로 진행될 수도 있다.A third ion implantation process 190 and a fourth ion implantation process 195 are performed using the second photoresist pattern 180 as an ion implantation mask. The third and fourth ion implantation processes 190 and 195 are each of the first and second ion implantation processes 170 and 175 except that the conductivity type of the implanted impurity is N-type. Proceeds the same as). That is, the third ion implantation process 190 is an inclined ion implantation process for implanting impurities at a slope of 15 to 45 °, and the fourth ion implantation process 195 is a vertical ion implantation process for implanting impurities vertically. to be. Accordingly, the N-type low concentration impurity region 220 and the N-type high concentration impurity region 230 constituting the LDD structure are formed in the NMOS transistor region I. Detailed description of the third and fourth ion implantation processes 190 and 195 will be omitted. In addition, the forming of the N-type low concentration and high concentration impurity regions 220 and 230 may be performed in a different process sequence from that of forming the P-type low concentration and high concentration impurity regions 200 and 210.
본 발명에 따르면, 노치드 게이트 패턴을 이온 주입 마스크로 사용하되, 불순물들의 주입 각도를 변화시키는 이온 주입 공정들을 실시한다. 이에 따라, 고농도 및 저농도 불순물 영역을 동일한 포토레지스트 패턴을 이용하여 형성할 수 있다. 그 결과, 제조 공정의 단계수가 줄어들어, 반도체 장치의 제조 비용을 절감할 수 있다.According to the present invention, the notched gate pattern is used as an ion implantation mask, and ion implantation processes for changing the implantation angle of impurities are performed. Accordingly, high concentration and low concentration impurity regions can be formed using the same photoresist pattern. As a result, the number of steps in the manufacturing process is reduced, and the manufacturing cost of the semiconductor device can be reduced.
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2002
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