KR20040015286A - 형성후 표식부 최적화 방법 - Google Patents

Abstract

1㎛ 이상의 고정밀도로 웨이퍼 재료에서 벽에 의해 정의되는 표식부를 최적화하는 방법으로서, 벽이 클래딩 재료가 되도록 하고, 원하는 크기의 표식부가 얻어질 때까지 정의된 균일한 방법으로 벽으로부터 외측으로 확장하도록 벽을 반응성 가스에 노출시킴으로써 반응성 가스로 벽을 처리하는 단계를 포함한다. 대체 실시예로서 웨이퍼 재료에서 벽에 의해 정의되는 표식부를 최적화하는 방법은, 벽의 적어도 일부상에 기저 재료를 증착하고, 기저 재료의 상부의 벽에, 정의되고 균일한 방법으로, 재료를 도금하는 것 및 정의된 크기의 표식부가 얻어질 때까지 적어도 벽의 일부에 재료를 도금하는 것을 포함한다.

Description

형성후 표식부 최적화 방법{POST-FORMATION FEATURE OPTIMIZATION}

상용 광파이버 시스템은 전통적으로 소자(piece)들의 조합으로 이루어진다.

도 1의 전개도에 도시된 바와 같이, 커넥터 어셈블리(100)는 다양한 파이버 소자들(또는 파이버 소자와 모듈들)을 함께 결합하는데 사용된다. 페룰(ferrule, 102)은 전체 커넥터로 페룰(102)이 삽입되기 전에 파이버(104) 자체가 삽입되는 커넥터의 부분이다. 상기 페룰(102)은 어셈블리(100)내의 고정밀 소자이다. 페룰은 파이버(104)를 정확한 위치에 유지시키며, 두 커넥터 소자가 결합되는 때에는 두 소자의 파이버들이 정확하게 정렬되어 유지되도록 한다. 커넥터(106)의 나머지는 페룰(102)에 비하여 저정밀 소자이다.

미국 특허등록 제5,214,730호에서와 같이, 최근 널리 이용되는 다중파이버 커넥터(multi-fiber connector)에서는 결합부의 대부분이 2 이상의 파이버들의 어레이로 1X12 까지 어레이를 이룬다(일부 상용으로 2X12 형태도 시도되었지만). 채용되는 커넥터들은 제조사에 따라 다양한 이름으로 명명된다. 이들중에, 1X2 어레이는 ST, LC, MT-RJ 커넥터로, 1X12 어레이는 MTP®, MPO, MPX, 및 SMC 커넥터로참조된다. 1X12 또는 2X12 에서는, 다양한 커넥터들 모두가 US Conec Ltd. 및 Alcoa Fujikura Ltd 등에서 제조된 상용화되고 공인된 형태의 페룰을 사용한다. 또한, 소형 어레이(12 이하)의 상용 커넥터도 예컨대 미국특허등록 제5,743,785호에서와 같이 제안되었다.

페룰(102)과 같은 파이버 유지 소자들은 광파이버(104)가 삽입될 수 있는 홀(108)을 포함하는 플라스틱 또는 에폭시 소자를 몰딩하여 제조될 수 있다. 파이버는 정확하게 반복적으로 각 홀로의 중심조절이 가능하여야 한다.

광파이버를 유지하는 재료로 홀의 어레이가 만들어지는 경우, 제어되어야 할 요소로서, 홀 사이의 간격(홀의 피치)과 각 홀의 직경, 두 가지가 존재한다. 두가지 모두 제조공정상의 고유한 부정확성 때문에, 에러 마진(error margin)을 갖는다. 부정확성이 피치와 크기 어느 하나 또는 모두에서 너무 크다든지 하는 오류를 가져오는 경우, 파이버들이 삽입될 때 각이 생기거나 페룰내에 올바로 위치되지 않을 수 있다. 어느 경우에 있어서나, 이는 적어도 하나의 번들에서 또 다른 번들로, 또는 하나의 광학소자 혹은 광전자 소자에서 파이버 번들(fiber bundle)로의 광결합 효율성에 부정적으로 영향을 미친다. 만약 홀 피치가 부정확하다면, 하나의 번들에서의 파이버는 또 다른 번들의 파이버와 정렬이 잘 이루어지지 않을 것이다. 그러나, 홀들의 중심간(center-to-center) 피치가 매우 정확하다고 할지라도, 홀 직경이 파이버보다 크기 때문에(각 홀이 어레이마다 변할 수 있기 때문에) 각 파이버는 홀내의 다른 파이버와 홀내에서 정확하게 동일한 위치에 놓여질 필요는 없고, 이는 정렬오류를 일으킬 수 있어서 부정확성 또는 받아들일 수 없는 손실을가져온다. 예컨대, 페룰 소자내의 각 홀들이 4㎛ 이내의 범위에서 정확하였다면, 하나의 파이버가 한 쪽으로 2㎛ 만큼 밀려지고, 인접하는 파이버가 다른 방향으로 2㎛ 밀려질 수 있기 때문에, 인접하는 파이버들은 4㎛까지 범위로 피치가 벗어날 수 있다. 이는 다중 모드 파이버에서는 받아들여 질 수 있으나, 단일 모드 파이버에서 이는 큰 오프셋일 수 있어서, 결합을 불가능하거나 수용할 수 없도록 만든다.

또한, 파이버들은 일반적으로 홀 내에서 각을 가지고 위치되어서는 안되며, 그렇지 않고 각을 가지고 삽입된다면, 특정 각이 정확하게 제어되어야 한다.

도 2는 페룰 내의 커넥터 홀(200)과 파이버(202)의 예를 나타낸다. 내경은 실제의 파이버(202)를 나타내는 반면, 외경은 페룰내의 홀(200)을 나타낸다. 도시된 바와 같이, 크기의 차이는 척도에 따르는 것이 아니라 도시를 목적으로 과장된 것이다. 그러나, 실제로는 페룰 홀(200)은 용이한 삽입을 위해 파이버(202)보다 여유값만큼 충분히 더 커야한다(과도하게 엄격한 오차 허용 범위는 실제로 사용될 수 없음). 파이버(202)는 이상적으로 홀(200)에 대하여 중심 정렬이 이루어져야 하는 반면, 도 3에 도시된 바와 같이, 어떤 개별 파이버(202)는 또한 홀내에서 홀내(200)의 어딘가로, 예컨대, 좌우 에지(혹은 여타 에지라도) 쪽으로, 홀(200)내에서 중심 정렬이 되지 않는 쪽으로 밀려질 수 있다. 따라서, 페룰에서 홀 중심(204) 간에 정확한 피치(P)일지라도, 각 홀(200)의 중심(206) 간의 오프셋(△P) 때문에 어레이 내의 인접한 파이버(200)들이 부정확한 피치(P+2△P)를 가질 수 있으며, 이 경우, 홀(200) 내에서 파이버(200)는 피치(P)에 각 홀의 개별 오프셋(△P)의 2배를 더한 부정확한 피치를 가져온다.

현재 상용화 된 1X12 및 2X12 페룰 기술은 트랜스퍼 몰딩이라 불리는 통상의 플라스틱 몰딩기술을 사용하여 제조되는 유리 충전 에폭시 수지(고성능 플라스틱)에 기반한다. 오늘날, 에폭시 또는 플라스틱으로 몰딩된 페룰은 다중 모드 파이버에 대해서 필요하는 오차 허용 범위에 맞도록 제조될 수 있으나, 제조중에 특별한 주의가 필요하다. 플라스틱 몰드기술은 매우 공정에 민감하며, 필요 정밀도의 몰드를 제작하기가 극히 어렵다. 그러한 몰드를 제작한다 하더라도, 플라스틱 공정상에서 발생하는 제조공정상의 고유한 에러때문에, 수율이 낮은 경향이다. 이러한 소자의 오차 허용 범위는 매우 정확해야 하므로(약 1 내지 25㎛의 크기), 고수율의 제작은 매우 어렵다. 그 결과, 파이버 번들로 이러한 커넥터를 제조하는 것은 고비용으로, 편(side)당 수백달러에 달한다. 또한, 몰딩기술과 관련한 부정확성과 수율문제때문에 더 큰 개수의 파이버(특히, 30 이상)에 대하여는 공정이 스케일조절가능하지(scalable) 않으며, 단일 모드 파이버에 대한 동일 수의 신뢰성 있는 페룰 제조는 더욱 어렵다.

광파이버 분야의 사용자들 사이에서는 더 많은 그룹의 파이버에 대한 수요가 증가해 왔으며, 또한 이들 그룹을 동작시키기 위한 커넥터의 수요 또한 증가해 왔다. 그 결과, 더 많은 어레이(예컨대, 5X12)에 적용하기 위한 커넥터의 제조가 시도되었었다. 한 제조사가 5X12 커넥터 어레이를 만들었던 것으로 알려져 있으나, 수율이 너무 낮게 달성되어, 그러한 크기의 어레이는 제조할 만한 것이 못되는 것으로 보였다. 더욱이, 나쁜 수율로 인해 소자 생산비용은 개당 $500에 판매되는 결과를 초래하였고, 소자를 생산하기 위한 몰드가 이 공정중에 파손되었다.

문제점은, 좁은 공간내에 더 많은 개수의 파이버를 유지하는 플라스틱 몰딩소자에서는 몰딩된 소자에 대한 기골 내구성이 더욱 낮게 되는 결과를 가져온다는 것이다. 그와 같이, 5X12 어레이가 신뢰성 있게 생성될 수 없으며, 더욱 대형의 어레이용의 상용 커넥터(예컨대, 6X12)는 시도할 수도 없을 만큼 매우 어렵다고 여겨지므로, 종래 기술은 이러한 큰 어레이용에 대한 상용 커넥터를 아예 없게 하였다.

페룰 영역은 매우 작고, 상기 MTP, MPO, MPX, 또는 SMC 커넥터용의 페룰은 약 0,07"의 높이, 0.3"의 폭, 0.4"의 깊이를 가지므로, 다중 광파이버(일반적으로, 다중 모드 파이버에서 직경이 약 125㎛, 단일 모드 파이버의 코어 직경이 9㎛)를 유지하기 위해 요구되는 크기의 페룰 형태의 몰딩 또는 가공은 매우 어렵다. 단일 모드 파이버가 다중 모드 파이버보다 훨씬 작은 직경을 가지므로, 단일 모드 파이버로 큰 어레이를 실용화하도록 페룰을 몰딩 또는 가공하는 것은 현재 실용상 불가능하다. 특히, 비용효율면에서 상용으로 가능한 규모로는 불가능하다.

또한, 홀이 페룰의 에지부로 가까이 갈수록 벽의 기골강도는 감소하여 주변부위에서 낮은 오차 허용 범위를 가지며, 지나치게 연약하게 되어 어떤 경우에는 소자가 붕괴되거나, 또는 소자의 내부로부터 물질의 제거를 못하게 되어 파이버의 삽입을 가로막게 되므로, 어레이용 페룰을 제조하는 것은 제조공정상의 변동으로 인해 더욱 어렵게 된다.

예컨대, 미국 특허등록 제5,473,716호 및 K. Koyabu, F.Ohira, T.Yamamoto의 논문 "Fabrication of Two-Dimensional Fiber Arrays Using Microferrules" (IEEETransactions of Components, Packing and Manufacturing Technology - Part C, Vol 21, No 1, January 1998)에 개시된 바와 같이, 파이버들을 조밀하게 팩킹(packing)하여 2차원 파이버 번들 어레이를 제조하는 몇몇 시도들이 있어 왔다. 그러나, 이러한 시도들은 특히 전술한 커넥터 유형에 대하여는, 파이버 제조상의 부정확성으로 인해 2㎛ 범위내에서 파이버의 직경이 변동되는 결과를 가져오므로(즉, 1㎛ 내외), 해결책을 보여주지 못했다. 따라서, 12개의 파이버가 한 행에 적층되는 경우, 12㎛ 만큼의 파이버 정렬상의 부정확도가 있을 수 있다. 심지어 다중 모드 파이버(최고 50㎛의 코어를 사용함)의 경우에 있어서도, 12㎛ 의 정렬불량은 대부분의 적용에 있어 허용할 수 없는 광손실을 가져올 것이다. 통상 9㎛ 직경의 코어를 사용하는 단일 모드 파이버에 있어서는, 7 내지 12㎛의 정렬불량은, 행의 일단에서의 파이버의 정렬에 무관하게, 그 행의 타단 또는 그 근처의 모든 파이버들은 하등의 광도 수신하지 못하게 된다는 것을 의미한다. 2차원 파이버 어레이에 있어서, 파이버의 부정확성이 일방향에만 제한되지 않기 때문에 문제는 더욱 심각해진다. 따라서, 예컨대 16X16 어레이에 있어서, 1㎛ 내외의 부정확성은 23㎛ 이상까지 파이버 정렬불량을 초래할 수 있다. 문제를 어렵게 하는 것은 전술한 1㎛ 내외의 파이버 부정확성은 파이버 제조사가 기껏해야 1㎛의 부정확성의 파이버가 있을 수 있다는 것이다 것을 보장한다는 것을 의미하는 것은 아니다. 그 보다는, 부정확성에 대한 설명에서는 표준편차의 오차범위를 나타낸다. 이는 파이버의 대부분이 그렇게 부정확하다는 것이다. 개개의 파이버, 또는 그 부분들은 통계적 편차로 인해 더 큰 부정확성을 가질 수 있다.

그 결과, 예컨대 상기 16X16 어레이를 사용하는 경우, 그룹내에서 통계적으로 이러한 비정상적 파이버를 적어도 하나 가질 기회는 256배(16x16=256)가 될 것이므로, 파이버의 수가 더 커질수록, 파이버 부정확성으로 인한 문제는 더 커진다.

또 다른 시도로서, 2 차원 파이버 어레이(예컨대, 4X4 어레이)를 연구용 세트에서 정렬하려는 시도가 있었으나, 아무도 이러한 기술을 종래 커넥터 기술로 적용한 것은 없었다. 더욱이, 이 기술은 공업상 요구되는 고수율, 저비용, 대량생산에는 쉽게 적용할 수 없거나 적당치 않다. 예컨대, J. Sasian, R. Novotny, M. Beckman, S. Walker, M. Wojcik, S. Hinterlong의 논문 "Fabrication of fiber bundle arrays for free-space photonic switching system,"(Optical Engineering, Vol 33, #99 pp. 2979-2985 September 1994)에 개시된 바와 같이, 폴리이미드로 만들어진 마이크로-가공된(micromachined) 소자의 사용이 연구되었었다.

다른 시도로서, 실리콘은 매우 고정밀도로(1㎛ 이상) 제조될 수 있고 고수율의 실리콘 처리기술이 통상 잘 알려져 있기 때문에, 실리콘을 파이버 번들 어레이를 정확하게 유지하기 위한 페룰로 사용하는 시도가 있었다.

2차원 어레이 파이버 장착을 위한 실리콘 가공의 초기 시도들은 몇몇 만이 제한되어 성공적으로 수행되었고, 예컨대 도 4A에 도시된 바와 같이, 실리콘 소자에 에칭된 V자 홈에 파이버를 위치시켜 1차원 파이버 어레이를 형성하였다. 파이버를 유지하기 위해서 실리콘 소자를 사용하려는 접근법이었으나, 그러한 배치를 상용 커넥터에 결합시키려는 시도는 이루어지지 않았다.

기타 그룹에서도 도 4A의 V자 홈을 시도하였고, 커넥터의 삽입을 위하여 도 4B의 2개의 소자를 함께 배열하는 시험이 수행되었다. 이는 Kosaka, M. Kajita, M. Yamada, Y. Sugimoto의 논문 "Plastic-Based Receptacle - Type VCSEL- Array modules with One and Two Dimensions Fabricated Using the Self-Alignment Mounting Technique"(IEEE Electronic Components and Technology Conference, pp. 382-390(1997))에 개시된 바와 같이, 최소 2개 행의 파이버 어레이를 초래하지만, 이 기술은 도 4C에 도시된 바와 같은 좀 더 대형의 2차원 어레이에는 적용할 수 없었다.

G. Proudley, C. Stace, H. White, 의 논문 "Fabrication of Two Dimensional Fiber Optic Arrays for an Optical Crossbar Switch," (Optical Engineering, Vol 33, #2, pp. 627-635, February 1994)에 설명된 바와 같이, 또 다른 그룹들에서는, 습식 에칭 기술을 사용하여 가공된 실리콘 소자를 사용하는 더 대형의 2차원 어레이를 시도하였다.

이러한 실리콘 소자들은, 파이버를 유지할 수 있는 반면, 기존 페룰 또는 커넥터 기술에 사용하는 것은 쉽게 할 수 없고, 또한 그렇게 설계되지도 않았었다. 더욱이, 소정의 정확도로 단일 모드 파이버에 사용될 수도 없었다.

따라서, 상기 시도들중의 어느 것도 대형의 파이버 어레이를 어떻게 효과적으로 생성할 것인가에 대한 문제, 즉 고정밀도로 큰 파이버 어레이(특히, 단일 모드 파이버)가 2개의 파이버 번들을 서로 접속시키거나, 하나의 파이버 번들을 레이저 및/또는 검출기와 같은 광학 소자 어레이를 포함하는 구성성분과 접속시키는 현재의 상용 커넥터와 호환되도록 하며, 적은 제조비용으로 단시간내에 용이하게 파이버를 생산해 낼것인가에 대하여 적당한 해결책을 제공하지 않았다.

또한, 상기 문제때문에, 현재로서는 저각 또는 정확하게 지정한 각의 양호한 광학적 접합으로, 파이버를 유지할 수 있는 대형의 페룰 장치는 없다.

시준기 어레이는 개념적으로 광을 도파시키는 어레이이다. 상용 시준기 어레이의 대량생산은 디지털 카메라 및 디지털 비디오 카메라에 의해 크게 대두되었다. 이러한 분야에의 적용은 일반적으로, 촬상용으로 사용되는 광학 검출기상에 광을 보내는데 사용되는 다중 파이버 어셈블리인, "면판(face-plate)"이라는 장치를 사용한다. 카메라에 있어서, 효율적인 촬상을 위해서는 최대광량이 검출기에 도달될 것이 요구되기 때문에, 면판은 개별 검출기당 수개의 파이버를 구비한다. 사실상 대부분의 양호한 면판에 있어서는, 광파이버의 수가 광학 검출기의 수의 몇배를 넘는다. 따라서, 그러한 카메라에서 단일 검출기로 보내지는 광은 평행하게 배치된 다중 광파이버를 관통하고, 카메라는 픽셀당 하나의 검출기를 가지게 된다. 카메라와 같은 촬상 시스템에 있어서, 이러한 시준 기술은 그 목적을 달성하는데 충분하다. 그러나, 광통신 시스템에 있어서는, 그러한 시준기 어레이로부터 초래되는 광손실이 심각하여 면판이 사용될 수 없다. 면판 기술(오버샘플링(oversampling)이라 불리기도 함)은 또한 단일 모드 파이버 또는 레이저와 호환될 수 없다(이는 고속, 장거리 데이터 통신에 매우 요구된다). 따라서, 카메라에 사용되는 것과 같이, 면판을 사용하는 시준 기술은 광전자 통신 장치에 대하여는 쓸모없는 접근법이다.

전술한 바와 같이, 1차원 광학 소자 어레이에 있어서, 도 4A에 도시된 것과 같이 V자 홈이 에칭되고, 파이버가 V자 홈에 놓여지는 단편의 실리콘 웨이퍼를 사용하여 시준 렌즈를 만들려는 시도가 있다. 이는 대량생산에 적합한 1차원 어레이를 형성하기 위한 가능한 접근법이다.

또 다른 그룹으로서, 좀 더 큰 시준 소자를 만들기 위해서, 다중의 V자 홈 어레이를 서로 적층하려는 시도(도 4b 및 4c)가 이루어졌다. 그러나, 2차원 적층 작업의 정확성은 개별 웨이퍼 영역에 걸친 두께 변동으로 인해, 절대값 및 상대값 모두에 기반하여, 개별 웨이퍼의 두께의 정확성에 의해 제한된다. 또한, 적층형의 V자 홈 기술은 개별 적층이 각각 하나씩 구축되는 정확성을 요구하며, 이는 고비용과 비효율적인 공정을 가져온다.

유사하게는, 광 도파로 또한 개념적으로 광을 도파시키는 통로이다. 현재, 상용으로 사용가능하거나 파이버 어레이와 사용될 수 있는 2차원 광 도파 결합기로서 저렴한 것은 없다. 어떤 경우에는, 예컨대, 펌핑 레이저를 단일의 신호 전송 파이버로 결합시키기 위해서, 광 파이버가 2-1 "Y" 분파기를 형성하도록 꼬여져 결합된다. 1차원 어레이 장치에 있어서, 리소그래피 기술을 이용한 패터닝을 통해, 웨이퍼의 표면상에 Y-분기 형상(Y-branch)이 생성되어 도파관을 형성하였다. 이러한 기술은 1차원 어레이에 대하여는 우수한 제어를 제공하지만, 성질상 평면공정이므로 2차원에는 확장적용될 수 없다.

광도파 형성을 위한 구조의 또 다른 방법들은 "광 집적 회로(photonic integrated circuits)"라고 하는 분야에 집중되며, 일반적으로 이러한 접근법들은3가지 종류로 분류된다.

도 31에 도시된 바와 같이, 첫번째 접근법은 기판(3104)상부에 도파관(3102)을 패터닝하는 것을 포함한다. 예로써, 도파관(3102)은 폴리이미드 일 수 있으며, 기판은(3104)은 유리일 수 있다. 이러한 접근법에 있어서 문제점은 도파관(3102)의 목표 높이가 30㎛ 일 수 있지만, 마이크론(㎛) 이하 단위의 오차 허용 범위(tolerance)를 가져야 하며 기판(3104)간에 단일성이 있어야 하기 때문에, 2차원 어레이 포맷에는 적용할 수 없다는 점이다. 이는, 대량생산을 위해서 일반적으로 8인치 내외 또는 이상의 웨이퍼를 의미한다. 이러한 레벨의 정확도를 얻는 것은 상기 기판(3104) 위에 패턴된 도파관(3102)에 대하여 달성이 가능하더라도 무척 어렵다.

도 32에 도시된 바와 같이, 두번째 접근법은 다양한 영역에서 기판(3204)의 굴절율을 변화시키기 위해서 임플란트 기술 또는 조사 기술을 사용하여 기판(3204)내에 도파관(3202)을 정의하는 것을 포함한다. 이러한 시도의 문제점은, 임플란트된 영역 또는 조사된 영역간의 일반적인 굴절율 변화가 기판에 비해서는 비교적 작은 구배를 가지기 때문에, 구조내의 굴곡부, 회전부, 또는 테이퍼부에서 허용될 수 없는 정도의 광누설이 발생한다는 점이다. 따라서, 이러한 접근법은 직선형이 아닌 도파관에 대하여는 매우 적당치 않다.

도 33에 도시된 바와 같이, 제1 접근법 및 제2 접근법을 조합한 혼합형(hybrid) 접근법으로서, 임플란트 기술 또는 조사 기술로 기판(3304)내에 영역(3302)을 정의하고, 상부의 에칭 패턴(3306)을 사용하여 광을 집속한다. 그러나, 제2 접근법의 공정상에서 일반적인 손실 문제가 동일하게 발생한다. 또한, 제1 접근법 및 혼합형 접근법에서와 같이, 에칭 공정에 사용될 수 있는 대부분의 기판은, 1㎛ 이하의 정밀도로 상당한 깊이, 예컨대 30㎛ 이상의 깊이로 에칭하기 힘든 유리 또는 결정질 물질이다.

제3 접근법에서는 전압을 사용하여 도파관을 정의한다. 그러나, 이러한 접근법은 동일하게 제2 접근법의 공정에서 발생되는 전형적인 문제점을 갖는다. 또한, 이 접근법은 영역을 정의하기 위해 전력을 사용할 것이 요구되는 단점을 더 가져, 더욱 바람직하지 못하다.

또한, 어떠한 모양의 도파관, 시준기 또는 결합기가 사용되던지, 그러한 장치들이 커넥터들에 사용된다면, 이들은 적합한 동작에 필요한 정확한 파이버 정렬에 손상을 주거나, 해로운 영향을 미치지 않도록, 결합되는 부분으로부터의 반복적인 연결 및 분리에 따른 응력을 견딜 수 있어야 한다.

따라서, 상용으로 양산가능한 고정밀도, 저손실 도파관 또는 결합기에 대한 수요가 존재한다

발명의 요약

우리는 당업계에서 다수의 수요를 만족시키는 다중소자 페룰기술의 공정 및 제조기술을 창안하였다. 우리의 접근법으로서, 일반적으로 실리콘인 웨이퍼에 홀을 균일하게 산화하거나, 홀 내부에 도금을 함으로써, 결합 또는 안내구조의 홀의 벽 표면을 규칙적이고, 정확하고, 제어용이한 방법으로 구축하도록 한다. 본 공정에 의해 홀이 서브-마이크론 영역의 오차 허용 범위를 갖도록 할 수 있다. 간단하지만 고 정밀도의 처리기법에 따라 여기 개시된 기술을 적용함으로써, 광 결합기 및 도파관 구성요소들의 제조가 이루어 질 수 있다.

바람직하게는, 본 기술은 스케일조절이 가능하며, 웨이퍼 직경에 무관하게 개별 웨이퍼들상에 그러한 장치의 동시제작을 가능하게 하며, 유일한 제한사항은 웨이퍼 영역내에 장착될 장치의 수와 크기 및/또는 동시에 에칭 및/또는 산화될 수 있는 웨이퍼의 수이며, 본 발명과는 무관하다.

우리의 접근법을 사용함으로써, 광 결합기 및 도파관 성분들이 낮은 재료비로, 고정밀도로, 이전에 볼 수 없었던 생산 척도로, 및 과도한 수작업을 요하지 않고서 만들어질 수 있다.

더욱이, 본 기술은 광학성분들의 제조에 있어서, 커넥터에 적합할 수있고, 광 파이버를 유지하거나 하지 않을 수 있으며, 마음대로 3차원을 추가할 수 있으므로, 추가이익을 제공한다. 이는 파이버 유지 구성요소 뿐만 아니라 시준기 어레이, Y 분파기, 2차원 도파관, 및 3차원 광집적회로의 구성을 가능하게 한다.

본 발명의 일 태양에 따르면, 1㎛보다 양호한 정확도로 웨이퍼 재료에서 벽에 의해 정의되는 표식부를 최적화하는 방법을 포함한다. 본 방법은 벽이 클래딩 재료가 되게 하여, 원하는 크기의 표식부가 달성될 때까지 정의되고 균일한 방법으로 벽으로부터 외측으로 확장하도록 벽을 반응성 가스에 노출시켜, 벽을 반응성 가스로 처리하는 것을 포함한다.

본 발명의 또 다른 태양에 따르면, 1㎛보다 양호한 정확도로 웨이퍼 재료에서 벽에 의해 정의되는 표식부를 최적화하는 방법을 포함한다. 본 방법은 기저 재료를 벽의 적어도 일부에 증착하여 기저 재료의 상부의 벽에 정의되고 균일한 방법으로 재료를 도금하고, 원하는 크기의 표식부가 달성될 때까지 재료로 벽의 적어도 일부를 도금하는 것을 포함한다.

본 발명의 또 다른 태양에 따르면, 여기 설명된 방법에 따라 최적화된 홀을 갖는 안내구조로 이루어진 광 도파구조를 포함한다.

여기 설명된 태양 및 다른 태양들, 또는 여기 포함되는 요지를 사용하여 얻어지는 태양들은, 종래 기술에 대하여 장점과 특징들을 제공한다. 예컨대, 하나 이상의 다수의 본 발명의 실시예들은 다음의 하나 이상의 장점들을 달성하거나, 이하와 같은 결과적인 장점을 제공할 것이다. 고정밀 파이버의 대형 페룰에의 삽입의 용이함, 고수율, 저비용 어셈블리, 설계 정확도, 설계상의 스케일 조절성(scalability), 적용에 있어서의 스케일 조절성, 표준 상용 커넥터와의 집적, 관통홀-핀 장착을 통한 상용 커넥터와의 호환성, 대량생산용 웨이퍼 스케일 공정의 제조가능성, 데이터 송수신용에 사용되는 실리콘 칩의 열팽창계수와의 호환성, 낮은 자재비용, 낮은 노동비용, 높은 2차원 및 3차원 정확성(에칭대상들이 리소그래피의 정확도를 가지고 위치되며, 산화가 더욱 더 정확도를 증가시키므로), 소자들이 임의의 수로 및/또는 큰 수로 적층되어, 자신의 길이를 따라 2차원 또는 3차원으로 변화할 수 있음, 광도파관, 시준 결합기, 광 라우터 등, 저렴한 재료가 적어진 제어회수로 사용될 수 있다.

몇몇 변형예에서 얻어질 수 있는 추가의 장점들은 다음을 포함한다. 즉, 정확한 두께의 실리콘 웨이퍼가 광범위하게 사용가능하므로, 상용의 실리콘 웨이퍼를사용하여, 고정확도의 2차원 및 3차원 광 도파 구조가 저렴한 비용으로 사용될 수 있음; 매우 정확한 크기와 깊이로 실리콘의 패터닝과 에칭이 이루어질 수 있으므로, 제조가 용이하고; 사용되는 공정이 모두 현재의 웨이퍼 스케일 제조기술과 호환가능하므로, 웨이퍼 스케일조절(scale) 제조가 용이하고; 개구 크기 및 기타 표식부가 서브-마이크론의 정확도로 제어가능하므로 고정밀도이고; 매우 균일하고 원만한 벽을 가지며, 재료의 굴절율이 매우 잘 조절가능하여서, 결과로서 생기는 안내구조에 입사하는 거의 모든 광이 통과될 수 있는 매우 고정밀도의 광학구조를 생성할 수 있다.

여기에 개시된 이점과 특징은 대표적인 실시예로부터 얻어 지는 것들 중의 일부이며, 이들 대표적인 실시예는 본 발명을 이해를 돕기 위해서 개시된 것이다. 청구의 범위에 의해 정의되는 본 발명은 이들 실시에에 의해 제한되지 않으며 청구의 범위에 대한 균등물도 제한되지 아니한다. 예를 들면, 어떤 이점들은 동일한 실시에에서는 동시에 실현될 수 없어 서로 상반될 수도 있다. 마찬가지로, 어떤 이점들은 본 발명의 하나의 태양에서는 적용될 수 있지만, 다른 태양에서는 적용될 수 없을 수도 있다. 그래서, 이들 이점 및 특징들은 동일성 여부를 판단하는데에 결정적 기준으로 고려되어서는 안된다. 본 발명의 추가적인 특징 및 이점은 다음의 상세한 설명, 첨부된 도면, 청구의 범위에 의해 분명해 질 것이다.

본 발명은 광파이버 소자 제작용 콤포턴트 및 공정에 관한 것이다. 더욱 자세하게는, 본 발명은 광 결합 소자 및 광 도파 소자의 제작에 관한 것이다.

도 1은 상용 커넥터 어셈블리의 분해도이다;

도 2는 커넥터 홀과 파이버의 예를 나타낸 도이다;

도 3은 도 2의 홀내에 중심 정렬되지 않은 파이버를 나타낸 도이다;

도 4a는 실리콘 소자내에 에칭된 V자 홈에 파이버가 위치된 1차원 파이버 어레이를 나타낸 도이다;

도 4b는 도 4a의 일차원 파이버 어레이 2개로 이루어진 적층을 나타낸 도이다;

도 4c는 도 4a의 일차원 파이버 어레이 3개로 이루어진 가상적인 대형의 적층을 나타낸 도이다;

도 5는 본 발명에 따른 저정밀 소자의 예를 나타낸 도이다;

도 6은 고정밀 소자의 일부로서 저정밀 소자의 예를 나타낸 도이다;

도 7은 여기 설명되는 기술의 일 변형예를 사용하여 만들어진 웨이퍼의 일례를 나타낸 도이다;

도 8은 여기 설명되는 기술의 일 변형예를 사용하여 만들어진 실리콘 웨이퍼의 일례를 나타낸 도이다;

도 9는 다른 웨이퍼와 상대적으로 정확한 웨이퍼 정렬을 하고 그리고/또는 웨이퍼를 유지하는 표지부재를 가지며, 여기 설명되는 기술의 일 변형예를 사용하여 만들어진 실리콘 웨이퍼의 일례를 나타낸 도이다;

도 10a는 여기 설명되는 기술의 일 변형예를 사용하여 만들어진 고정밀 소자의 일례를 나타낸 도이다;

도 10b는 여기 설명되는 기술의 일 변형예를 사용하여 만들어진 마이크로 렌즈를 포함하는 고정밀 소자의 일례를 나타낸 도이다;

도 11은 저정밀 소자와 정면으로 맞닿도록 설정된 고정밀 소자의 일례를 나타낸 도이다;

도 12는 큰 삽입각을 갖는 테이퍼형 소자를 나타낸 도이다;

도 13은 삽입각이 최소화되도록 설정된 제1 접근법의 일례를 나타낸 도이다;

도 14는 삽입각이 최소화되도록 설정된 제2 접근법의 일례를 나타낸 도이다;

도 15는 삽입각이 최소화되도록 설정된 제3 접근법의 일례를 나타낸 도이다;

도 16은 2개의 고정밀 소자와 챔버를 구비한 변형예를 나타낸 도이다;

도 17은 2개의 고정밀 소자와 챔버를 구비한 또 다른 변형예를 나타낸 도이다;

도 18은 광파이버 상에 포개지는 고정밀 소자의 하나의 홀을 나타낸 도이다;

도 19는 본 발명의 변형예에 따른 다른 고정밀 소자로, 도 18과 동일한 크기의 2개의 파이버 홀을 나타낸 도이다;

도 20은 도 19의 홀이 도 18의 광 파이버를 유지하고 있는 것을 나타낸 도면으로서, 두 소자간의 오프셋은 동일하게 분할된 도이다;

도 21은 3 소자 홀더 접근법의 일례를 나타낸 도이다;

도 22a는 각 슬라이스의 중심에 홀의 2차원 어레이를 갖는 4개의 소자 또는 슬라이스를 나타낸 도이다;

도 22b는 순서대로 적층된 도 22a의 웨이퍼 슬라이스를 나타낸 도이다;

도 22c는 정렬 핀상에 정렬된 도 22b의 적층을 나타낸 도이다;

도 22d는 고정밀도의 도파관 소자를 형성하도록 접속된 도 22c의 적층형 웨이퍼 슬라이스를 나타낸 도이다;

도 23은 2개의 변형예의 절단면과 함께 홀들이 거의 동일한 크기로 제작된 일련의 반도체 웨이퍼 소자를 나타낸 도이다;

도 24는 테이퍼형 도파관의 변형예의 일례를 나타낸 도이다;

도 25는 여기 설명되는 기술의 일 변형예를 사용하여 만들어진 Y자형 광분파기의 2차원 어레이의 일례는 나타낸 도이다;

도 26a는 여기 설명되는 기술의 좀 더 복잡한 조합형의 응용예를 나타낸 도이다;

도 26b는 MTP, MPO, MPX, 또는 SMC 형 커넥터와 호환가능한 페룰을 만들도록 두 개의 고정밀 소자와 하나의 저 저밀도 소자가 적층된 마이크로 렌즈를 나타낸 도이다;

도 26c는 도 26a 및 도 26b의 배치를 사용한 단일 모드 파이버와 광학 장치사이에 집광하는 단일 광학 장치를 나타낸 도이다;

도 27은 여기 설명되는 기술의 일 변형예에 따라 만들어지는 고정밀 소자의 사진.

도 28은 여기 설명되는 저정밀도에 장착되는 소자와 정렬 핀의 사진.

도 29는 페니(penny)에 대하여 중첩되는 MPT 커넥용 페룰의 3/4을 나타낸 사진.

도 30은 여기 설명되는 바와 같이 72개의 광전달 파이버를 갖는 완전히 조립된 MTP 커넥터의 사진.

도 31은 도파관의 한 종류를 나타낸 도이다;

도 32는 도파관의 또 다른 종류를 나타낸 도이다;

도 33은 도 31 및 도 32의 도파관의 종류의 혼성을 나타낸 도이다;

도 34a 내지 34c는 암형 커넥터 내의 고정밀 소자에 응력을 피하기 위한 변형예를 나타낸 도이다;

도 35는 암형 커넥터 내의 고정밀 소자에 응력을 피하기 위한 변형예의 대체예를 나타낸 도이다;

도 36은 암형 커넥터 내의 고정밀 소자에 응력을 피하기 위한 변형예의 다른 대체예를 나타낸 도이다;

도 37은 암형 커넥터 내의 고정밀 소자에 응력을 피하기 위한 변형예의 다른 대체예를 나타낸 도이다;

도 38은 홀의 개구가 도금 또는 반응성 가스 처리로 감소된 웨이퍼의 일부분을 나타낸 측면 및 상면도.

도 39는 딜-그루브(Deal-Grove) 방정식에 기초하여 실리콘 산화의 두께-시간 곡선을 나탄낸 도이다;

도 40은 관통홀 포맷의 광도파 구조의 일례를 나타낸 도이다;

도 41은 도파관 포맷의 광도파 구조의 일례를 나타낸 도이다;

도 42는 관통홀과 도파관 포맷을 조합한 소자의 일례를 나타낸 도이다;

도 43은 관통홀과 도파관 포맷을 조합한 광도파 구조의 더 복잡한 배치의 일례를 나타낸 도이다; 및

도 44는 관통 홀 포맷을 사용하여 만들어진 도파 구조의 단면도를 나타낸 사진이다.

먼저 본 기술은 저정밀 소자와 결합되어 페룰 등의 유닛(unit)을 형성하고, 커넥터에 의해 수신되도록 설계된 페룰 등의 상용 커넥터에 집적될 수 있는 하나 이상의 고정밀 소자를 사용한다.

저정밀 소자의 제작

저정밀 소자(500)의 일례는 도 5에 도시되어 있다. 도시된 바와 같이, 이러한 특정 형상의 소자는 공업표준 커넥터 장치내의 페룰 개구(opening)의 모양으로 설계되어, 상용 커넥터로, 예컨대, 도 1의 페룰(102)의 위치에 삽입될 수 있다. 이는 소자가 일반적으로 치수상으로 MTP, MPO, MPX 또는 SMC 형 커넥터의 적어도 하나에 치수상으로 적합하도록 형성되어야 함을 의미한다. 특정 변형예에 따라, 예컨대 폴리머 몰딩기술, 예컨대 분사 몰딩, 트랜스퍼 몰딩, 또는 기타 몰딩, 밀링, 또는 성형 기술 등으로 저정밀 소자(500)가 제작된다. 몇몇 변형예에 있어서, 분사몰딩에 사용되는 재료는 유리 충전 에폭시이며, 기타 에폭시 또는 플라스틱이 사용될 수 있다. 기타 변형예에서, 재료는 금속 또는 몰딩가능하거나 밀링가능한 재료이다.

저정밀 소자는 외부 치수로 제작되어 소정의 커넥터로 적절히 삽입될 수 있다. 또한, 일반적으로 고정밀 소자를 받아 들일 수 있도록 충분한 크기의 개구(502)를 갖는다.

몇몇 변형예로서, 저정밀 소자(600)가 금속으로 이루어지거나, 이하 설명되는 홀(604)로 처리될 수 있는 박판(602)을 구비하는 경우, 저정밀 소자는, 예컨대, 도 6에 도시된 바와 같이 부분적으로 고정밀 소자일 수 있다. 그러나, 그러한 변형예는 별도의 고정밀 소자 및 저정밀 소자를 사용하는 경우의 장점은 없을 것으로 예상되나, 사용되는 특정 변형예에 있어서는 다른 장점들을 달성할 수도 있다.

고정밀 소자의 제작

대표적인 예를 통해서, 고정밀 소자를 제작하기 위한 기술이 먼저 실리콘 웨이퍼부터 시작하여 이하 설명될 것이다.

몇몇 변형예에서 실리콘은 고정밀 소자를 형성하기 위한 출발물질로 사용되며, 다른 변형예로서, 석영, 사파이어, 세라믹, 유리, 기타 절연재, 기타 반도체 웨이퍼 화합물, 폴리이미드 등의 폴리머, 알루미늄, 텅스텐, 또는 합금과 같은 금속 등이 사용될 수 있다.

고정밀 소자의 전체적인 제조공정은 다음과 같다.

a) 웨이퍼가 에칭 또는 드릴 공정으로 웨이퍼를 관통하는 홀을 형성함으로써 일련의 칩으로 처리된다. 몇몇 변형예에서, 이는 에칭 기술과 결합된 반도체 리소그래피 공정으로 행해진다. 다른 변형예에서, 레이저 드릴링이 사용된다. 홀들은 특정의 크기를 각각 가지며, 경우에 따라 웨이퍼 면(또는 분리된 소자)에 대하여 특정 각도로 축상의 오프셋을 가진다. 정렬 핀 또는 범프용 홀 등의 표식부 및, 경우에 따라서는, 정밀한 접합을 위한 오목부가 또한 생성된다. 웨이퍼는 특정의 고정밀 소자, 예컨대 파이버 유지 소자, 시준기, 다-대-일 테이퍼부(many-to-onetaper) 또는 Y 분파기를 만드는데 필요한 복수의 칩을 포함한다. 특정 유형의 구성요소를 구축하기 위한 소자들은, 단일 웨이퍼 상에서 처리될 수 있으며, 또는 몇개의 웨이퍼상에서 처리될 수 있는데, 각각의 웨이퍼는 구성성분을 만드는데 필요한 몇몇 소자들을 갖는다. 어느 경우이든, 결과적인 웨이퍼 제조의 일괄처리는 동일하며, 비용을 절감시킨다.

홀들은 2개의 그룹으로 분류된다. 파이버 삽입 및/또는 광학 에폭시를 격납하기 위한 것과 정렬 및/또는 커넥터로 장착하기 위한 것이다. 이상적인 경우 홀들은 완전한 원통형, 프루스토-원추형(frusto-conical), 도원추형(obconic), 또는 깔대기형이나, 실제로 홀들은 실질적인 원통형, 프루스토-원추형, 또는 깔대기형일 수 있다. 그러나, 그러한 변형예는, a) 광 파이버 직경보다 매우 작아서 파이버를 유지하는 실시예의 경우에는 성능이나 위치에 있어 별다른 영향을 주지 않으며, b) 도파관 실시예의 경우와는 사실상 무관하기 때문에, 여기 설명되는 공정상의 목적상 무시될 수 있는 것으로 간주된다.

또한, 여기 설명되는 변형예에서는, 파이버 장착을 위해 또는 특정 도파관 배치를 생성하기 위해, 경우에 따라 의도적으로 축에 직교하는 실질적으로 타원형이거나, 실질적으로 계란형이거나 실질적으로 타원체의 단면을 가지는 원통형, 프루스토-원추형, 도원추형 또는 깔대기형의 홀을 사용하는 것이 바람직할 수 있다(즉, 원형은 아니다). 다른 변형예에서는, 다른 형태의 홈 또는 홀과 조합된 홈이 사용된다.

도 7은 여기 설명되는 기술의 일 변형예를 사용하여 만들어진 웨이퍼의 일례를 나타낸다. 각 소자(piece)(702, 슬라이스라 칭하기도 함)는 중앙에 파이버용의 일군의 작은 홀들(704)(이 경우 소자당 72개)과 기타 다른 소자에 대한 소자정렬을 위한 각 소자의 좌우측상에 큰 홀들(706)을 포함한다. 일반적으로, 홀의 수는 상용 파이버 번들내의 파이버의 수와 같거나 그 몇 배이다(예컨대, 6, 12, 24, 36, 48, 60, 72, 84, 96, 108, 120, 132 또는 144개의 파이버의 번들).

도 8은 여기 설명되는 기술의 또 다른 변형예를 사용하여 만들어진 실리콘 웨이퍼(800)를 나타낸다. 도 8에 도시된 바와 같이, 각 소자(804)에는 웨이퍼 중앙부에 파이버 또는 광학 에폭시용의 작은 홀(802)들이 있고, 실리콘 웨이퍼의 가장자리 부근에 웨이퍼 기반의 정렬을 위해 큰 홀들(806)이 있다.

또한, 대체예로서, 특히 소자가 MTP, MPO, MPX, 또는 SMC 기타 범용의 상용 커넥터로 삽입될 수 있도록, 도 1에 도시된 바와 같이, 페룰의 부분으로 또는 페룰의 위치로 위치될 수 있도록, 정렬홀들이 각 소자의 부분으로 생성될 수 있으며, 또한 커넥터 자체의 일부분(112)인 정렬 핀(110)을 사용하여 정렬될 수 있다.

또한, 기타 홀 또는 표식부들이 소자들로 에칭되어 에폭시, 납땜, 또는 기타 다른 접착제로 소자를 저정밀 소자에 유지시키도록 하거나, 2 이상의 소자들이 서로 맞물리도록 한다.

특정의 변형예에 따라서, 어떤 경우 하나 이상의 구성성분상에 하나 이상의 정렬 핀이 선택적으로 직사각형 또는 타원형의 형태를 가져 최적화되어 자유롭게 이동될 수 있도록 한다.

특정의 변형예에 따라서, 특정 홈 또는 홀들은 직선형 또는 테이퍼를 갖는측벽을 포함한다.

직선형 홀을 갖는 몇몇 변형예에서는 홀들이 레이저 드릴링으로 만들어진다. 다른 변형예에서는, 직선형 홀이 에칭 공정, 예컨대 이방성(anisotropic) 홀 에칭 등으로 형성된다. 예로서, 실리콘 웨이퍼의 경우, 실리콘에 대한 이방성의 깊은 관통홀(deep/via hole)의 에칭이 원하는 홀의 위치에 따른 웨이퍼의 포토레지스트 패터닝에 의해, 또한 전자 사이클로트론 공명기(ECR; electron cyclotron resonance) 또는 유도성 결합 플라즈마(ICP) 반응기 등의 고밀도 플라즈마 반응기내에서 보쉬(Bosch)공정을 사용한 에칭에 의해 수행된다. 보쉬 공정은 에칭(SF6)과 패시베이션(C4F8 측벽보호용) 사이클을 시간적으로 분리하여 다중화한 방법에 기초한다. 에칭은 실리콘 측벽상에 스캘러핑(scalloping)과 관통홀의 기저에 예리한 에지를 발생시키게 되지만, 프로파일(profile) 상으로는 양호한 직선형의 관통홀을 가져온다. 스캘러핑(scalloping)은 도파 구조(guiding structure)없이 파이버를 삽입하기에는 에지를 너무 예리하게 만들므로, 파이버가 구조의 기저의 에지를 피할 수 있도록 세정 에칭(clean-up etching)이 요구된다.

정화에칭 공정과 테이퍼형 홀을 만드는 공정 모두 기본적으로 동일하다. 보쉬공정에 더하여, 정화공정과 테이퍼형 홀 형성을 위해서, 등방성(비직선형) 실리콘 습식 에칭(HF:HNO3, 1:1)이 사용된다. 이는 완만하고 손상에 강한 테이퍼형 표면을 만든다. 또한, 등방성 습식 에칭은 보쉬 공정상 발생되는 스캘러핑과 예리한 에지를 줄이거나 없애 주기 때문에, 파이버 삽입을 더욱 용이하고 신뢰성 있게 만들어준다.

대체예로서, 관통홀이 KOH를 사용한 에칭과 보쉬 공정의 조합으로 만들어질 수 있다. KOH 에칭과 보쉬공정 에칭은 공지되어 있으며, 광범위하게 사용된다. KOH를 사용하는 실리콘 에칭도 공지되어 있으며, 마이크로 가공업계 및 MEMS 분야에서 사용된다.

대체 변형예로서, 실리콘 웨이퍼의 정면(100)상에 보쉬에칭이 적용된다. 다음, KOH에 대한 SiNx 정지층이 보쉬-에칭된 정면 홀에 증착된다. 실리콘 웨이퍼의 정면과 정렬을 이루어 웨이퍼의 뒷면에는 포토레지스트가 패터닝된다. 다음, 뒷면이 KOH로 습식 에칭된다. SiNx가 다음 제거된다. 다음, 스캘러핑 및 예리한 에지가 HF:HNO3(1:1)로 완만해진다. 이 공정으로 파이버 삽입을 가능하게 하는 측벽 프로파일을 가지며, 경사지고 이방성의 관통홀이 만들어진다.

본 공정에서는, 사용된 특정 에칭공정이 사용된 특정 재료에 따라 다르다는 것을 제외하고는, 기타 재료를 사용한 소자형성과 동일하다. 세라믹, 유리, 기타 절연재, 기타 반도체 웨이퍼 화합물, 폴리이미드 등의 폴리머, 또는 알루미늄, 텅스텐, 또는 합금 등의 금속 홀의 에칭 및/또는 드릴링 기술은 이미 공지되어 있고, 본 발명에 포함되는 원리에 기초하여 곧바로 적용될 수 있으므로, 다른 재료들에 대한 동일 유사한 동작을 수행하는 세부 사항들은 편의상 생략한다.

또한, 에칭공정 동안 웨이퍼를 선택적으로 편향시키고, 건식 에칭 공정을 사용함으로써, 바람직한 방향과 특정 각도에서 홀을 에칭할 수 있다. 이는 삽입각을 제어하여, 단일 모드 파이버로 삽입할 때 고효율의 결합이 형성되도록 하기 때문에 바람직하다(즉, 테이퍼형이 아닌 홀들이 특정 각도로 에칭될 수 있다. 예컨대, 약8˚정도 웨이퍼 표면에 수직으로 각도가 있기 때문에, 삽입된 파이버가 특정의 각도로 정확하게 유지될 수 있도록 한다). 이는 단일 모드 파이버용 페룰이 용이하고 저렴하게 만들어질 수 있도록 한다.

b) 웨이퍼 재료의 굴절율에 따라, 예컨대 스퍼터링, 증착, 전기도금 또는 무전해 도금 등의 기술을 사용하여, 웨이퍼 및/또는 홀 또는 홈이 금속 코팅된 박막으로 선택적 코팅이 이루어질 수 있으며, 또는 반응성 가스로 처리되어 웨이퍼 재료에 노출된 표면상에 반응성 웨이퍼 재료의 코팅을 형성하여 굴절율을 감소시키고, 및/또는 예컨대 실리콘 웨이퍼의 경우 고온의 증기로 처리하여 표면이 실리콘 디옥사이드로 산화되도록 하여 홀 크기를 최적화 할 수 있다. 또한, 산화공정은 재료가 수회 산화되는 됨에 따라 용이하고정밀하고 제어가능한 방법으로 홀 크기를 줄인다.

c) 예컨대, 일부 홀을 수 마이크론(㎛) 두께의 리플로 가능한 솔더의 링으로 에워 싸거나, 스퍼터링 증착과 같은 증착기술을 사용함으로써, 웨이퍼의 부분에 선택적으로 유전체, 납땜 또는 기타 접착재료가 증착될 수 있다.

d) 다음, 몇몇 변형예에서는, 웨이퍼가 개별 소자로 다이싱된다. 다른 변형예로서, 일괄 제조공정에서 특정 웨이퍼에 따라서, 또는 생성되는 배치의 종류, 또는 본 발명의 요지와 무관한 기타 제조 원인 등에 따라서, 아래의 e), f), g), h) 또는 i)단계까지 다이싱 되지 않을 수 있다.

e) 웨이퍼 또는 개별 웨이퍼 소자들이 정렬 핀 상으로 적층된다.

특정 응용예에 따라서 정렬을 위해 다른 방법들이 사용될 것이다. 예컨대,홀들(802)이 정렬을 위해 개별 소자 기반이기보다는 웨이퍼 기반으로 형성된다(도 8에 도시된 바와 같이). 대체예로서, 정렬 핀을 사용하는 대신, 웨이퍼 소자 기반으로 웨이퍼(900)가 조금 다른 형태, 예컨대 도 9에 도시된 바와 같이, 정확한 정렬 및/또는 웨이퍼 유지를 위해 노치(902) 및/또는 편평한 부분(904)의 표식부를 가질 수 있다. 몇몇 변형예에서는, 소자를 홀딩 지그에 담거나, 각 소자로의 맞물림 보완 표식부를 에칭하는 등, 정렬을 위한 기타 기술이 사용될 수 있다.

f) 다음, 웨이퍼 또는 개별 웨이퍼 소자들이 서로 퓨즈 처리된다. 예컨대, 솔더를 가열, 용융시켜, 퓨즈시키거나, 압력, 접착제또는 클립, 스크류 또는 리벳 등의 기계적 장치를 사용하여 접착된다.

g) 선택적으로, 홀들이 파이버를 직접 유지하지 않거나 마이크로 렌즈 또는 회절격자 등의 소자를 유지한다면, 광학 에폭시 및/또는 유전물질 등이 플로우 처리되어, 홀들로 스퍼터링되고, 에폭시의 경우 경화처리 된다.

h) 정렬 핀들이 선택적으로 제거된다.

i) 소자의 끝면은 광학적 품질이 향상시키기 위해 폴리싱 처리된다.

핀이 제거되거나 소자가 다이싱된 후에, 고정밀 소자의 형태가 저정밀 소자에 접합되면서 형태가 달라질 수 있기 때문에, 최종의 소자는 또한 단계 i) 전후로 소정의 특정 형태로 마무리 될 수 있다.

상기 단계들은 정확하게 특정된 순서로 수행될 필요가 없음은 물론이다. 다양한 치환과 조합이 세부적으로 다양하게 되므로, 경우에 따라 순서는 본 발명의 요지를 일탈함이 없이 변경될 수 있다.

몇몇 변형예에서는 일회-일웨이퍼 공정(a wafer-at-a-time)을 사용하여 고정밀 소자를 벌크형태로 형성할 수 있다. 소자를 웨이퍼 형태로 형성함으로서, 많은 수의 소자가 동시에 제작되어 가격을 떨어뜨릴 수 있다. 도 7에 도시된 바와 같이, 220개 이상의 소자가 단일 웨이퍼에서 일회에 생산될 수 있다. 일반적으로, 4인치 웨이퍼 공업규격이 사용되는 경우, MTP 커넥터 페룰의 경우 웨이퍼 당 400개의 소자가 만들어질 수 있다. 8인치 웨이퍼를 사용하는 경우, 그 수의 3, 4배의 생산이 가능하다.

커넥터 형성

커넥터는 고정밀 소자와 저정밀 소자를 조합하고, 파이버를 삽입하고, 조합된 소자를 커넥터의 나머지 부분에 집적시킴으로써 형성된다.

예컨대, 소자를 유지하는 공간에 에폭시 수지로 접착됨으로써 고정밀 소자가 저정밀 소자의 오목부로 삽입된다. 도 10a는 본 기술의 일 변형예를 사용한 실리콘으로 이루어진 고정밀 소자(1000)의 일례를 나타낸다. 도 10a에 도시된 바와 같이, 각 고정밀 실리콘 소자의 코너부가 특히 45도로 깎여져(1002), 고정밀 실리콘 소자(1000)와 저정밀 소자 격납부의 가장 내측 에지부와의 사이에 체결 부재(fastening agent)를 위한 공간이 생기게 된다. 전술한 바와 같이, 동일한 목적으로 기타 표식부 혹은 홀들이 깎인 모서리면 대신에 또는 함께 사용될 수 있다. 대체예로서, 도 11에 도시된 바와 같이, 고정밀 소자(1102)가 저정밀 소자(1106)의 면(1104)에 정면으로 맞닿아 장착되도록 설정될 수 있다.

커넥터의 파이버가 그 상대편 부분과 적절히 정렬되도록, 고정밀 소자를 정확하게 저정밀 소자에 위치시키는 것이 중요하다. 이는 예컨대 도 1에 도시된 바와 같이 저정밀 소자의 홀(1108)을 통하고, 다음 고정밀 소자(1102)의 정렬 홀(1110)을 통해 돌출되는 정렬 핀(110)을 포함하는 정렬 소자(106)을 삽입함으로서 이루어질 수 있다.

특정 커넥터에 따라서, 정렬 핀은 필요 없거나 또는 특정 사용예에서 바람직하지 않다면(따라서, 암형 버전(female version)을 생성함), 이 때에 제거되거나, 어떤 경우 사용되지 않을 수 있으며, 또는 예컨대 도 1의 MTP 커넥터의 경우에서와 같이, 그대로 남을 수도 있다(따라서, 수형 버전을 생성함).

전술한 바와 같이, 고정밀 소자와 저정밀 소자 모두 고정밀 소자의 저정밀 소자로의 정확한 삽입을 위하여 정렬 핀 홀을 구비한다. 고정밀 소자는 고정밀 소자 및 저정밀 소자의 홀을 통해 정렬 핀을 위치시키고, 두 소자를 함께 미끄러져 들어가게 함으로써 삽입된다. 두 소자 모두의 홀의 위치 및 크기 뿐 아니라 정렬 핀이 매우 정확하기 때문에, 두 소자는 매우 엄격한 오차 허용 범위로 정렬되어야 한다.

수형 커넥터에서 있어, 정렬 핀은 영구적으로 커넥터에 삽입된다. 암형 커넥터에 있어, 핀은 제거된다. 암형 및 수형 커넥터가 결합될 때, 커넥터가 고정밀 소자측에 암형부를 포함하는 경우, 커넥터의 수형부측의 정렬 핀은 고정밀 소자의 홀을 통해 암형부측 저정밀 소자의 홀로 삽입된다. 고정밀 소자는 얇고 강하지만 깨지기 쉽기 때문에, 암형 소자의 경우 핀 삽입시 정렬을 되풀이 하는 것은 커넥터 결합시 응력을 증가시켜 고정밀 소자가 완전히 부서지게 될 수 있다.

저정밀 소자의 홀들만이 쌍이 되는 암형 소자와 수형 소자에 있어서 요구되는 정확도를 제공하고, 연결에 있어서 필요한 강도를 제공할 수 있으므로, 고정밀 소자의 정렬 핀 홀들은 적절한 동작을 위해 필수적인 것은 아니다. 그 주요 기능은 고정밀 소자를 저정밀 소자로 정확하게 위치시키는 것이다. 일단 고정밀 소자가 저정밀 소자에 부착되기만 하면, 고정밀 소자내에서의 정렬 핀 홀의 필요는 없어진다. 따라서, 파손 문제를 피하기 위해, 상기 설명된 일반적인 절차에서는 수형부측 커넥터 형성과는 다르게 암형부측 커넥터를 형성한다. 요약하면, 다음과 같다.

고정밀 소자가 없더라도, 정렬 핀 홀의 위치 정확도와 정렬 핀이 홀로 삽입될 깊이가 충분히 조절되어 커넥터를 유지하는 저정밀 소자가 형성된다.

정확하게 핀 홀들이 정렬된 고정밀 소자가 또한 형성된다.

각 정렬 핀 홀들은 저정밀 소자에 대하여 고정밀 소자를 적절히 위치시키는데 사용된다.

따라서, 더욱 자세하게는, 암형 소자와 수형 소자 모두에 대하여, 초기 조립과정은 동일하다. 파이버를 장착하고 정렬 핀을 위한 홀들을 포함하는 고정밀 소자 및 고정밀 소자와 정렬 핀 홀이 놓이게 될 위치를 포함하는 저정밀 소자가 조립된다.

다음, 고정밀 소자가 부착될 거리를 훨씬 넘어 연장하도록 정렬 핀들이 저정밀 소자를 통해 삽입된다.

다음, 고정밀 소자가 정렬 핀으로 삽입되고, 저정밀 소자를 마주하여 위치된다. 이 때, 고정밀 소자는 저정밀 소자에 대하여 매우 정확하게 위치된다.

다음, 고정밀 소자는 예컨대, 에폭시를 사용하여 위치에 고정되어 완전한 페룰을 형성하게 된다.

수형부측 커넥터에 있어서, 정렬 핀들은 제자리에 남는다. 암형부측 커넥터에 있어서, 정렬 핀들은 제거된다.

다음, 암형부측 소자들이 페룰의 정렬 핀 홀들을 수정함으로써 더 처리되어, 커넥터의 반복적인 장탈착으로 과도한 응력을 받지 않게 된다. 따라서, 암형 소자에 대하여, 고정밀 소자만의 정렬 핀 홀들도 마찬가지로 이하와 같이 처리된다:

a) 원통형(즉, 테이퍼형 또는 원추형), 도원추형의 전체직경, 또는 고정밀 소자(3404)의 정렬 핀 홀(3402)을 충분히 넓히는 기타 형태(도 34a 내지 34c의 정면도 및 확대된 두께의 측면도에 도시된 바와 같이)로, 정렬 핀(3406)의 크기에 비하여 더 크게 그리인딩 또는 에칭한다.

b) 부분적으로 제거한다(도 35); 또는

c) 전체적으로 제거한다(도 36)

따라서, 수형 커넥터로부터 정렬 핀들이, 응력을 작용시킴이 없이 용이하게 고정밀 소자를 관통한다. 그러나, 저정밀 소자의 정렬 핀 홀들은 두 소자가 반복적으로도 정확하게 결합될 수 있도록 원래의 엄격한 오차 허용 범위를 유지한다. 실제로, 홀에 대하여 예컨대 폴리싱 공정에 의해 원통형을 사용함으로써 고정밀 소자로의 입구가 정렬 핀보다 더 넓게 되어, 소자의 과도한 응력을 피하고 홀로 하여금 적절한 위치로 정렬 핀을 향하게 할 수 있다.

대체 변형예로서, 고정밀 소자 및 저정밀 소자가 결합되기 전에 부분적으로 홀의 수정작업이 수행될 수 있다. 이는 다소 다른 방법으로 행해진다. 원통형이 사용되는 경우, 고정밀 소자의 일면 또는 타면 부근의 홀은 변함이 없어야 한다. 홀들이 결합전에 부분적으로 또는 전체적으로 제거되는 경우(도 35), 도 35 또는 36에 도시된 바와 같이, 2개의 정렬 홀들이 결합되기 전에 (적절한 공간에 안내 핀들을 수용하도록) 남아 있는 한, 일측 또는 양측이 부분적으로 제거될 수 있다. 홀들이 완전히 제거되는 경우, 정렬 핀 홀의 중심(3706)을 지나고 평면(3704)에 대하여 수직한 에지면(3702)이 적절한 위치를 유지한다면(도 37), 소자의 일단이 제거될 수 있다.

원통형 또는 부분홀이 제거되는 개조가 행해지는 경우, 선택적인 강화 코팅이 원뿔형의 표면 또는 홀의 나머지 부분의 벽으로 적용되어, 표면을 경화시키고 긁힘을 방지 또는 감소시킬 수 있다. 특정 경우에 따라서, 이러한 코팅은 금과 같은 금속, 또는 실리콘 질화물, 실리콘 탄화물, 다이아몬드 박막, 등과 같이 더욱 강한 물질 일 수 있으며, 요구에 따라 소자별로, 다중의 소자별로, 또는 웨이퍼 일괄처리로 증착될 수 있다.

파이버가 저정밀 소자를 관통하여 삽입된 후, 고정밀 소자를 관통하여, 고정밀 소자의 외면을 초과하거나 외면에서 종결된다. 다음, 저정밀 소자가 에폭시로 채워져 파이버를 관통홀 위치, 예컨대 소자에 형성된 입구에 유지되도록 한다. 필요하다면, 결합체가 폴리싱되어 화이머의 끝부분이 결합된 소자의 면(즉, 정면)과 대향되거나, 다소 돌출된다. 선택적으로는, 파이버가 보이는 소자면이 다이아몬드박막으로 코팅되어, 폴리싱 공정중 실리콘이 마모되는 것을 방지할 수 있다.

표식부 최적화

정확한 파이버 고정을 위해서, 사용되는 웨이퍼가 비교적 두껍게, 예컨대 적어도 약 100㎛ 두께를 갖는다. 그러나, 광 파이버를 받아들이는 홀은 직경이나 최소 크기에 있어서 정확해야 하며, 원형이 아닌 또는 타원형 홀의 경우, 약 1㎛이 되어야한다. 그러나, 몇몇 변형예에 있어서, 이러한 오차 허용 범위는 너무나 엄격하여 웨이퍼 별로 지속적으로 달성하기는 힘들며, 및/또는 전체 웨이퍼에 걸쳐 일관성을 유지하기가 힘들어, 현재 실리콘 웨이퍼에 대하여 4 내지 12 인치의 직경의 범위이다.

바람직하게는, 형성공정 수행후에 표식부의 크기를 매우 높은 정밀도로, 예컨대 ±1㎛ 이내로, 최적화하도록 웨이퍼가 후처리될 수 있는 방법으로, 웨이퍼에 홈, 홀, 범프, 또는 기둥 등의 표식부의 어레이를 형성할 수 있다. 사실상 이러한 기술은 높은 정밀도로 크기를 조절할 것이 요구되는 유사한 경우에 적용될 수 있다.

이하, 도 38을 참조하여, 각각 단일의 광 파이버를 관통시키는 다중의 관통홀(3802, 3804)을 갖는 단일의 고정밀 소자(3800)의 부분 상면도 및 측면도를 참조하여, 공정을 설명한다. 도 38은 단일의 고정밀 소자(3800)의 일부분을 참조하여 공정을 도시하는 반면, 공정은 일반적으로 수백 또는 수천 소자를 포함하는 웨이퍼 상에서 수행된다는 점에 유의한다. 간략화를 위해, 단일 소자(3800)상에 2개의 홀(3802, 3804)만이 도시되었다. 또한, 소자는 도파관 형태, 톱니(indentation),범프(bump), 등의 기타 파이버가 아닌 베어링(bearing) 표식부를 가질 수 있으며, 그 중 고정밀도를 위해 후공정이 요구된다면, 공정은 동일할 것임을 유의한다.

실제로는, 125㎛ 직경의 광 파이버에 있어서, 파이버를 유지하는 소자의 홀은 일반적으로 파이버와 결합되는 장치(예컨대, 레이저 또는 검출기)에 가장 가가운 끝(이하, "활성 단부(activity end)")에서 약 125.5㎛ 과 약 127.5㎛ 사이의 직경이다. 그러나, 처리 오차 허용 범위의 부정확성에 기인하여, 웨이퍼 별로 파이버 홀 직경이 공정제어에도 불구하고 130㎛의 직경 만큼이나 변화될 수 있다. 이러한 작은 (2,5㎛) 차이는, 일반적으로 요구되는 위치 정밀도에 비하여, 기본적인 것으로 간주될 수 있으므로, 다음과 같은 방식으로 수정될 수 있다.

먼저, 파이버 홀들의 활성 단부가 측정되어, 요구되는 직경으로부터의 편차(D)를 결정한다.

다음, 금 등의 금속이 홀(3802, 3804)의 벽을 포함하는 웨이퍼(3800)상에 예컨대 스퍼터링 증착법으로 증착되어, 노출된 재료 위에 도전박막(3806)을 제공한다. 특정의 변형예에 따라서, 이 공정은 웨이퍼의 한 측면 또는 양 측면상에 행해질 수 있다. 금속이 한 면에만 스퍼터링 된다면, 일반적으로 홀은 홀 깊이의 약 절반에만 해당하는 커버를 갖게 된다. 이는 효과적으로 부분적으로 테이퍼된 홀을 형성한다. 더욱이, 표식부가 파이버 장착을 위한 홀인 경우, 홀 직경의 정확도는 활성 단부에 있어서 가장 중요하므로 한 면상에 금속을 스퍼터링 하는 것으로도 일반적으로 충분하다. 대체예로서, 웨이퍼가 도전물질로 이루어지거나, 적어도 고농도로 도핑된 반도체 물질로 이루어진 경우, 금속의 증착은 무전해 도금이 사용되지않는 한 생략될 수 있다.

특별한 경우에 따라서는, 도전성 표면상에 재료층(3808)을 형성하기 위하여 웨이퍼에 대하여 전해도금 또는 무전해 도금공정이 이루어진다. 특별한 경우에 따라서는, 도금 물질은 금, 은, 아연, 또는 사용가능한 기타 물질일 수 있다. 전해도금/무전해도금 공정은 도전성 표면상에 평탄하게 물질을 형성한다(즉, 홀 벽의 두께 성장은 웨이퍼의 평탄면 상에서 성장되는 것과 동일한 속도이다). 더욱이, 성장속도는 홀들이 내측면으로부터 출구에서의 홀 직경 "d"가 원하는 두께가 될 때가지 충전되도록 정확하게 제어될 수 있다.

이 후, 이하 설명되는 변형예 중 하나에 따라서 처리가 행해진다.

몇몇 변형예에 있어서는, 홀을 제외한 표면상에 물질이 아무런 물질이 도금되어 있지 않도록, 도금 전에 웨이퍼에 대하여 폴리싱이 행해진다. 또 다른 변형예에서는, 웨이퍼가 도금 후에 폴리싱되어 표면에서 도금물질을 제거한다. 다른 변형예에서는, 도금후 웨이퍼가 부분적으로 폴리싱되어, 일부 도금 물질은 잔류하여 잔류 금속이 웨이퍼를 다른 웨이퍼로 결합시키기 위한 (또는 하나 이상의 소자를 다른 소자와 결합시키기 위한) 금속간 퓨즈 공정에 사용될 수 있다. 또 다른 변형예로서, 공정을 추가하여 증착된 금속의 일부가 특정 표식부 또는 표면으로부터 선택적으로 제거되어 도금이 발생하는 위치를 제어한다.

대체예로서, 일부 물질에 대하여 반응성 가스로 웨이퍼를 처리함으로서 홀 크기가 동일한 방법으로 제어될 수 있다. 예컨대, 아래 상술되는 바와 같이, 실리콘 웨이퍼를 노출시켜, 소정의 조건, 예컨대 딜-그루브(Deal-Grove) 방정식을 사용하여 결정되는 조건에서 증착을 수행함으로써, 실리콘이 산화하여 실리콘 디옥사이드가 된다. 본 산화공정은 실리콘의 굴절율을 변화시는 반면, 산화 실리콘은 실리콘 웨이퍼 자체만큼 밀도가 높지 않으므로, 반응으로 인해 표면이 성장을 일으킬 수 있다. 그 결과, 홀의 산화는 홀의 벽이 내측으로 성장되도록 하며 전체 직경을 감소시킨다. 이러한 처리 공정은 또한 양호하게 제어될 수 있기 때문에, 일부 변형예에서는 도금 공정을 대신하여 사용될 수 있다. 몇몇 변형예에 있어서, 웨이퍼의 동일 면적 또는 다른 면적상의 서로 다른 표식부를 위해서 두 공정 모두가 사용될 수 있다.

응용예

다른 소자를 형성하기 위한 전술한 공정들은 다수의 응용예를 가지고 있다. 일부는 이하 간단하게 설명되지만, 설명되는 응용예의 좀 더 복잡한 배치 또는 조합이 이하 설명되는 응용예와 본 기술의 변형예를 사용하여 용이하게 이루어질 수 있음을 유의하여야 한다.

삽입을 용이하게 하는 변형예

파이버가 삽입될 면의 개구는 넓게 형성되는 반면, 파이버가 나오는 점의 개구는 좁게 형성되는 소자가 파이버의 삽입을 용이하게 하기 위해 사용될 수 있다.

도 12에 도시된 바와 같이, 파이버가 곧바로 삽입되는 것이 아니라, 각을 가지고 삽입될 수 있다는 사실때문에, 소자내의 특정 위치에 속박되지 않을 것이므로, 테이퍼형 소자(1200) 자체는 잠재적으로 큰 삽입각 "θ"을 가져온다. 이는 두 커넥터 사이의 광결합 시 또는 파이버 번들을 광을 방출, 검출, 또는 통과시키는소자와 결합하는 때에 광손실을 일으키므로, 바람직하지 못하다.

각이 최소화되도록 하기 위하여, 4개의 접근법(또는 그 변형예)이 사용된다.

제1 접근법: 파이버(1308)가 공간(일반적으로 관통되어야 할 최종 소자의 두께 또는 그 두께에 기타의 거리를 더한 것)에 의해 분리된 2개의 협소 영역(테이퍼형 측벽을 갖는 홀)을 관통하도록, 테이퍼형 측벽(1304, 1306)을 가진 2개의 고정밀 소자(1300, 1302)가 서로의 상부에 적층된다. 이는 도 13에 도시되어 있다. 이상적으로, 이러한 경우, 파이버가 맨 먼저 삽입될 소자측의 홀은 직경 W를 가지며, 대향하는 측의 홀은 직경 X를 가진다면, W>X의 관계가 성립된다. 이상적으로는, 좀 더 클수도 있지만, 직경 X는 파이버의 직경에 가까울 것이다. 대응하는 다른 소자는 파이버가 들어가는 측에 직경 Y(W 및 X와 같거나 그 사이의 값)의 홀을 가질 것이다. 대응하는 다른 소자의 나오는 쪽은 Z(Y≥Z)의 홀 직경을 가질 것이다.

제2 접근법: 2개의 고정밀 소자(1400, 1402)가 서로의 상부에 전술한 바와 같이 적층되는 반면, 파이버가 들어가야할 첫번째 것은 테이퍼형의 측벽(1404)을 가지며, 다른 쪽의 것은 "직선형" 측벽(1406)(즉, 소자 면에 대하여 수직의 각을 갖거나 갖지 않을 수 있다)으로 에칭 또는 드릴링 된다. 직선 영역은 삽입시 파이버(1408)가 저각을 유지하도록 하는 반면, 테이퍼가 있는 영역은 파이버가 용이하게 삽입되도록 한다. 더욱 긴 직선의 측벽 영역은 파이버에 대하여 더 양호한 측벽과 안정성을 제공하여, 소자의 에지가 파이버에 흠집을 내지 않고 더욱 확고한 위치로 유지시킨다. 도 14는 이것을 나타낸다.

제3 접근법: 단일의 고정밀 소자(1500)가, 일측(1502)에는 테이퍼 방식으로 에칭된 후, 타측(1504)에는 이방성 에칭이 이루어지는 2 단계의 공정으로 제조되어, 소자의 일측의 홀은 테이퍼(1506)가 생기는 반면, 소자의 타측의 홀에는 직선형 측벽(1508)이 생긴다. 이는 단일의 소자(자재비와 조립시간을 줄이는)로 하여금 파이버가 용이하게 삽입되도록 하고, 단일 모드 파이버에 있어서 소자의 수직으로부터 소정의 오프셋을 가지고 저각의 삽입각을 갖도록 한다. 이를 도 15에 나타내었다.

본 접근법의 소자는 동일한 저정밀 소자로 삽입됨에 있어서, 제1 접근법과 제2 접근법보다 2배 두꺼울 수 있다. 대체예로서, 제3 접근법을 사용하여 만들어진 소자를 수용할 수 있도록, 특별히 제작된 저정밀 소자가 사용될 수 있다.

제4 접근법: 상기에서 2개의 소자 접근법이 사용될 수 있지만, 2개의 소자 중에 어느 하나 또는 양쪽 모두 소자의 파이버 홀이 서로 정렬될 필요는 없을 지라도 다소 타원형으로 제조될 수 있다. 이는 가이드 핀 홀이 좀 더 유동성을 가지고 자리잡게 하여, 가이드 핀 자체 또는 가이드 핀 홀에 있어서 부정확성의 원인이 되는데, 이는 경우에 따라 그 크기로 인하여 파이버 홀보다 덜 정확하다.

도 16 및 17에 도시된 바와 같이, 다른 변형예로서, 2개의 고정밀 소자(1602, 1604, 1702, 1704)가 여기 설명되는 바와 같이 형성된다. 또한, 저정밀도의 "챔버"(1606, 1706)가 파이버를 완전히 둘러쌀 수 있는 두 소자 사이에 (도 16에 도시된 바와 같이), 또는 파이버를 부분적으로 에워싸며(도 17에 도시된 바와 같이), 또는 파이버를 전혀 에워 싸지 않고(예컨대, 정밀 스탠드오프(standoff) 또는 정렬 기둥(spacing post)을 사용하여) 형성될 수 있다. 즉, 서로에 대하여 적층되기보다는, 고정밀 소자(1602, 1604, 1702, 1704)가 챔버(1606, 1706)에 의해 또는 스탠드오프/기둥에 의해 각각 서로 분리될 것이다. 개별의 파이버 또는 Y-분기형(1708) 또는 직선형으로 퓨즈된 테이퍼형의 1차원 또는 2차원 어레이의 도파관 구조가 고정밀 소자(1602, 1604, 1702, 1704) 각각을 관통하여 삽입되어, 시준 소자를 형성하거나, 일측으로부터 타측으로 소자를 관통하는 신호들을 "혼합(shuffle)"하거나, 광학 장비로부터 광 파이버로의 2-1(또는 2 이상) 맵핑을 수행한다. 일단 파이버가 삽입되면, 고정밀 소자(1602, 1604, 1702, 1704)가 챔버(1606, 1706)에 부착되며, 파이버 주위의 챔버 또는 영역이 에폭시 또는 기타 경화제로 채워진다. 다음, 소자 외부로 연장하는 파이버 부분들이 절단되고, 노출된 표면이 전술한 바와 같이 폴리싱 된다. 이는 예컨대 1차원 또는 2차원의 어레이의 레이저가 별도의 파이버 어레이로 그룹화되어 결합되도록 하거나, 다른 파장을 방사하는 다중의 장비들이 개별 파이버들로 결합되도록 하거나, 단일 파장의 다중 레이저들이 단일 파이버들로 결합되도록 하여, 데이터 전송중에 리던던시를 허용하도록 한다.

고정밀도를 유지하는 변형예

공통적으로 정렬된 파이버 홀로 설계되었지만, 정렬 홀 또는 기타 구조들이 서로에 대하여 오프셋된 2개의 소자가, 소자 하나만으로 제공하는 것보다 더 높은 정밀도로 파이버를 유지하는데 사용될 수 있다.

파이버 홀에 대하여 정확하게 동일한 위치의 2개의 소자의 정렬 구조를 제공하는 대신, 정렬 구조와 파이버 홀 사이의 관계가 오프셋되어 2개 소자의 파이버 홀들이 완전하게 일렬로 되지 않는다. 도 18은 광 파이버(1802) 상에 중첩된 고정밀 소자를 위한 하나의 홀(1800)을 나타낸다. 홀은 파이버의 직경보다 거의 25% 정도 크다는 점에 유의한다. 도 19는 본 변형예에 따른 서로 다른 고정밀 소자상의 도 18과 동일한 크기의 2개의 파이버 홀(1900, 1902)을 나타낸다. 소자들이 정렬될 때 파이버 홀들이 정렬되는 대신에, 이러한 파이버 홀들은 정렬 구조들 또는 홀들이 정렬될 때, 서로에 대하여 오프셋된다. 오프셋 정도는 2개의 가장 가까운 홀 부분들이 파이버 직경 정도로 떨어져 있을 만큼 의도적으로 소정의 량으로 설정된다. 홀들의 중심을 관통하는 선을 따라서, 2개의 소자에 의해 형성되는 양볼록의 개구(1904)의 폭이, 내부에 위치되고, 고밀도로 속박되어야 하는 파이버의 직경에 매우 가깝기 때문에, 오프셋(△)(도 19에 도시된 바와 같이)은 파이버보다 큰 2개의 홀들이 파이버를 매우 정확하게 유지하게 한다. 이상적으로는 도 20에 도시된 바와 같이, 홀들(2000, 2002)은 동일한 크기로 되어(양 소자 사이에 오프셋은 동일하게 나누어진다), 단일의 웨이퍼가 한 포맷의 소자를 형성하는데 사용될 수 있으며, 2개의 동일한 소자가 등을 맞대로 위치하여, 파이버(2004)를 유지하는데 사용될 수 있다. 예컨대, 특정 응용예에서 파이버 홀이 4㎛이 넘지 않는 경우, 두 소자를 수 마이크론 범위로 오프셋시킴으로서 최악의 경우 4㎛부터 서브-마이크론 이하의 범위의 정확도까지 피치 정확도를 높인다. 이는 파이버간의 결합효율을 실질적으로 증대시킨다.

전술한 바와 같이, 고정밀 소자와 저정밀 소자를 결합할 수 있는 구성요소를만들 수 있다. 바람직하게는, 특정의 경우 "저정밀도" 소자를 홀 크기는 특정의 (저)정밀도를 가지나 오프셋은 정확하게 만들 수 있다면, 하나의 고정밀 실리콘 소자만이 고정밀도로 파이버를 유지하는데 사용되면 된다. 이는 요구되는 구성성분 수를 셋에서 둘로 줄이도록 한다. 도 11은 2개 소자를 유지하는 접근법의 일례를 나타내며, 도 21은 특정의 오프셋(△)과 저정밀 소자(2104)를 가지며 정밀 소자(2100, 2102)를 사용하여 3개 소자를 유지하는 접근법의 일례를 나타낸다.

결합된 소자는 크기와 형태에 있어서 종래의 커넥터와 호환가능하도록 될 수 있는데, 예컨대 도 1의 커넥터의 종래 페룰의 크기와 외부 형태인 저정밀 소자이다.

따라서, 결합된 유닛의 파이버 홀 피치의 정밀도는, 싸고 간편하게 얻을 수 있는, 개별 소자중 어떤 것을 사용하여 얻을 수 있는 정밀도보다 높다.

도파관, 결합기 및 시준기의 변형예

고정밀 소자는 반드시 파이버를 유지하도록 설계될 필요는 없다. 대신, 임의의 수의 소자가 개별소자 또는 적층된 다수의 소자가, 에칭 및 에칭한 부위를 광학적 전파매체로 채움으로써 도파관, 결합기 또는 시준기 소자를 형성하도록 될 수 있다.

상기 구성요소들은, 개별 고정밀 소자상에 정렬 또는 오프셋되어 층구조를 이루는 방식으로, 홀 또는 통로 등의 구조를 패터닝하고 그러한 소자들을 적층하여 2차원 또는 3차원의 광학통로 기하구조를 형성함으로써, 구축된다. 이는 간단한 도파구조를 가능하게 할 뿐 아니라, 좀 더 복잡한 도파관 기하구조를 가능하게 하며, 각 소자의 물질들 전체가 주기적인 구조형태를 갖는 광학적 밴드갭(bandgap engineering) 물질을 사용하여 광신호를 보내는 구조를 가능하게 하거나, 기타 소자의 집적, 예컨대 하나 이상의 소자에 회절격자 또는 렌즈를 에칭 또는 증착함으로써, 이를 가능하게 하게 한다. 본 기술의 사용을 통해 더 복잡한 기하학적 배치 또는 조합이 달성될 수 있다.

요약하면, 도파관, 결합기, 또는 시준기는 다음의 일반적인 공정을 사용하여 이루어진다.

도파관, 결합기, 또는 시준기의 프레임을 형성하는 재료로 안내구조가 형성된다. 다음, 재료가 반응성 가스로 처리되어 낮은 굴절율의 클래딩 층을 구조의 표면에 형성한다. 다음, 처리후 구조의 잔여 체적이 클래딩 층에 비하여 충분히 높은 굴절율의 재료로 충전된다.

자세하게는, 여기 설명되는 실리콘 웨이퍼의 경우, 접근법은 다음과 같다.

이러한 도파관, 결합기 또는 시준기 구조를 형성하려는 접근법으로 몇몇 장점이 달성된다. 2차원 어레이에 대한 2차원의 정확한 공간배치 또는 3차원 어레이에 대한 2차원 또는 3차원의 정확한 공간배치를 달성할 수 있으며, 본 구조는 일괄제조되어 제조가 용이하며, 상용 페룰 또는 커넥터에 집적될 수 있으며, 높은 제한요소를 가진다(즉, 굴곡부, 회전부, 테이퍼부 또는 Y-분기부를 가진 구조 자체로 인한 손실은 거의 없다).

몇몇 변형예로서, 홀 또는 안내구조의 벽이 또한 에폭시로 플로우처리되기 전에 금속층으로 코팅된다. 다른 변형예에서는, 그 대신, 또는 추가하여서, 에폭시 처리전에 금속층, 저유전율 물질의 박막이 금속 상부에 추가된다. 또 다른 변형예에서는, 홀 또는 안내구조의 벽이 반응성 가스로 처리되어, 예컨대 실리콘 웨이퍼의 경우 실리콘을 실리콘 디옥사이드로 산화시킨다.

전술한 바와 같이, 실리콘 웨이퍼가 안내 구조를 형성하는데 사용될 수 있더라도, 실리콘 자체는 매우 높은 유전율을 가지며(≥3), 광은 고 유전율 물질로 지나려는 경향이 있으므로, 일반적으로 더 짧은 광파장, 예컨대 1㎛ 이하의 파장에서는 허용될 수 없는 손실을 가져온다. 이는 실리콘을 효과적인 안내구조를 형성하는데 그 자체로 다소 적당치 않도록 한다. 따라서, 홀을 통해 또는 도파관을 따라서 효과적으로 안내되어야할 광에 대하여, 실리콘보다 고유전율을 갖는 광학적으로 투명한 물질이 홀을 충전하기 위해 사용되어야 하며, 현재 그러한 물질은 상용으로 마련되어 있지 않다. 대체예로서, 광을 안내하여야 할 실리콘의 일부는 훨씬 낮은 굴절율을 갖는 물질로 코팅되어야 한다.

바람직하게는, 대체 실시예로서, 우리는 이를, 안내구조의 벽을 저손실의 비교적 낮은 굴절율 물질로 코팅하고, 각 안내구조의 중앙을 저손실이며 안내구조를 따라 광을 전파하기에 코팅에 비하여 충분히 높은 굴절율을 갖는 물질로 충전함으로써 수행하였다. 코팅물질과 충전물질 모두 낮은 손실을 가져오며 충분히 다른 굴절율 값을 가지므로, 효과적인 안내구조(즉, 결합기, 시준기 또는 도파관)가 형성된다.

전술한 바와 같이, 에폭시 또는 홀로 플로우처리되는 기타 물질은 홀의 벽을 형성하는데 사용되는 물질보다 높은 굴절율일 필요가 있다. 만약 여의치 않다면,도파관의 일부로 기능할 웨이퍼 소자 상의 홀의 벽은 예컨대 전해도금 또는 무전해 도금 등을 사용하여 금속화된다. 구조를 "금속화(metalizing)"한다는 것은, 홀의 표면을 코팅하는데 금속이 사용됨을 의미한다.

그러나, 금속은 허용될 수 없는 손실을 가져올 수도 있다. 예컨대, 95% 반사율을 갖는 금이 사용될 수 있다. 그러나, 구조에서 금으로 코팅된 홀을 횡단하는 도중, 광이 10회 이상 금에서 반사될 수 있다. 그렇다면, 입사광의 약 60%만이 구조로부터 나오게 된다. 이러한 정도의 손실은 일반적으로 대부분의 응용예에서 허용될 수 없다. 바람직하게는 약 98% 이상의 더 큰 광학적 수율을 갖는 구조가 더욱 요구된다.

코팅이 가장 효과적이기 위해서는, 낮은 굴절율을 가지며, 매우 얇고, 안내구조를 통해 매우 일정하여야 하므로, 이러한 특성을 갖는 유전체를 구조의 벽상에 스퍼터링하는 기술이 또한 대안으로서 수행될 수 있다. 그러나, 그렇게 하는 것은 제조공정상에 단계를 더 추가하는 외에 너무 우수한 공정 오차 허용 범위를 요구한다.

유전체의 스퍼터링이 바람직하지 않는 경우, 예컨대, 필요한 공정 오차 허용 범위를 유지할 수 없다거나, 그러한 추가 단계에 대한 비용이 증가되는 경우, 다른 대체 방법이 사용될 수 있다.

이러한 대체방법으로는, 구조가 반응성 가스로 처리되어, 실리콘의 경우 산화되어(철이 녹스는 것과 동일한 개념) 실리콘 디옥사이드의 박막코팅을 구조의 표면상에 형성하거나, 동일한 공정을 사용하여 실리콘 산화질화물 또는 실리콘 질화물로 변환된다. 이러한 변형예에 있어서, 코팅 또는 클래딩은 증착 또는 에칭에 의해 만들어지므로(열성장으로 생성된 물질임), 형성시 기존 측벽 거칠기를 효과적으로 원만하게 한다. 그 결과, 12인치 이상의 실리콘 웨이퍼에서도 극히 엄격한 오차 허용 범위를 사용하여, 단일의 공정으로 증착될 수 있는, 매우 일정하고도 굴절율의 제어가 매우 용이한 재료를 형성할 수 있다.

이러한 코팅은 또한 300nm 내지 2000nm 범위의 광파장에서 극히 적은 손실을 가져온다. 더욱이, 실리콘 산화물의 굴절율은 약 1.46 으로서, 실리콘 자체보다 비교적 낮다. 따라서, 이러한 코팅은 잔여 캐비티(remaining cavity)에 고 유전율 물질을 충전함으로써, 예컨대 약 1.8에 이르는 굴절율을 갖는 폴리이미드 등의 에폭시를 충전함으로써 매우 효율적인 도파구조의 제조를 가능하게 한다. 형성된 산화물의 유전율(약 1.46)과 폴리이미드 유전율(약 1.8)의 유전율 차이는, 긴 구조를 통하여 또는 고성능의 다중 모드의 또는 큰 각으로 레이저 소스로부터 출사하기 때문에, 매우 발산성이 강한 광의 경우, 레이저 소스로부터의 광을 효과적으로 통과시키기에 충분하다.

실리콘 웨이퍼의 산화가 증기환경에서 수행된다. 도 39에 기초하여 딜-그루브(Deal-Grove) 방정식으로 알 수 있는 바와 같이, 1100℃의 온도에서, 약 8시간 동안, 예컨대 실리콘 웨이퍼가 산화되면, 2㎛ 두께의 실리콘 디옥사이드의 클래딩 층을 형성할 수 있다. 바람직하게는, 안내 구조로 채워진 전체 웨이퍼가 동시에 반응될 수 있다. 따라서, 일례에서 공정이 8시간동안 행해지더라도, 수백 또는 수천의 부분품들이 일시에 수행될 수 있어서, 소자당 수율이 매우 높게 된다.

우리는 이러한 공정을 사용하여 실리콘 웨이퍼 상에서 매우 균일한 실리콘 디옥사이드의 산화층을 형성함을 판별하였다. 실제로, 우리는 수 밀리미터 길이와 50㎛의 직경을 가지며, 상기 참조된 산화공정을 사용하여, 우리의 측정가능한 오차 허용 범위 중 어느 것에 대하여도 균일한 홀들의 벽상에 얻어지는 실리콘 디옥사이드 코팅을 함유하는 실리콘의 구조물을 만들었다.

또한, 우리는 실리콘 웨이퍼에 대하여, 약 1.5 내지 2㎛의 실리콘 디옥사이드가 상용으로 충분히 두꺼운 클래딩층을 형성하며, 안내구조가 약 1 내지 10㎛ 사이 두께의 코팅을 가질 때까지 실리콘을 산화하는 것이 효과적이라는 것을 판정하였다.

고 굴절율의 실리콘 이외의 재료가 사용되는 경우, 동일한 접근법이 채용되어 동일한 효과를 가져울 수 있다. 상기 재료로 안내구조들이 형성된다. 다음, 그 재료는 반응성 가스로 처리되어 저 굴절율 클래딩층을 구조들의 표면상에 형성한다. 다음, 처리후 구조의 잔여 부피는 상기 클래딩 층에 비하여 충분히 높은 굴절율을 가진 물질로 채워져, 효율적인 안내구조를 형성한다.

우리의 접근법에서는 2개의 일반 포맷중 하나를 사용한다. 첫번째 포맷은 관통홀 포맷이며, 두번째 포맷은 도파관 포맷이다. 그러나, 웨이퍼 스케일링, 일괄제조공정이 사용되기 때문에, 접근법중 어느 것이라도 또는 두가지 모두라도 단일의 웨이퍼 또는 단일의 슬라브 또는 소자(piece) 상에 사용될 수 있다.

이러한 반응처리 또는 "산화"형 공정을 설명한 바와 같이, 우리가 고안한 두가지 형태를 도 40 및 41을 참조하여 설명한다.

두 가지중 첫번째는, 도 40D의 관통홀 형태로서, 예컨대 실리콘 웨이퍼 등의 웨이퍼(도 40a)를 준비하고, 웨이퍼를 예컨대 에칭, 드릴링, 또는 마이크로밀링하여 홀이 소자를 관통하도록 홀들을 만들어(도 40b), 예컨대 일차원 또는 2차원의 어레이로 만드는 것을 포함한다.

여기 설명된 바와 같이, 패터닝이 초고정밀도의 리소그래피 기술로 이루어지고, 고정밀도, 미세 형태 실리콘 에칭은 매우 발달되고 공지된 기술이므로, 홀들의 매우 정밀한 형성공정이 에칭에 의해 이루어져야 한다. 그 결과, 실리콘 에칭은 대체의 물질들, 예컨대, 보로실리케이트 유리(borosilicate glass) 등의 유리, 예컨대 리튬 니오베이트(lithium niobate) 등의 유전성 결정질 물질(dielectric crystal), 등의 대체물질을 에칭하는 것보다 쉽기 때문에, 실리콘 에칭이 도시를 목적으로 여기 설명된다.

본 경우에는 에칭으로, 일단 홀들이 만들어지면, 웨이퍼를 반응성 가스로 처리하고(도 40c), 본 경우에 있어서는 실리콘 웨이퍼를 산화하여 실리콘 디옥사이드의 클래딩층을 형성하고, 이어서 몇몇 지점에 홀들을 광학 에폭시로 충전함으로써(도 40d) 에칭된 홀들을 안내구조로 변화시킨다.

도파관 포맷에서는, 웨이퍼의 일부 층들이 거의항상 예컨대 2차원 어레이를 만들도록 적층될 것이다. 반면, 깔대기형과는 다르게, 도 41에 도시된 바와 같이, 웨이퍼의 표면을 따라 안내구조가 형성된다. 이는 수직의 차원에서 웨이퍼의 위치가 매우 정밀할 것으로 필요로 하는데(도 41a), 특히, 안내 장치의 입력 또는 출력측에서 정밀한 피치가 유지되어야 한다. 바람직하게는, 표준 두께의 실리콘 웨이퍼는 용이하게 활용가능하며, 전체적인 두께 및 두께 균일성 모두에 있어서 매우 엄격한 오차 허용 범위를 가지기 때문에, 수평의 차원에서는 정확한 리소그래피 기술이 정확성을 유지하는 반면, 수직의 차원에서 이러한 두께가 웨이퍼들을 정확하게 위치시키는데 사용될 수 있다. 즉, 실리콘 웨이퍼상에 도파관을 패터닝하는 종래 기술과 비교하여, 트렌치 또는 홈 등의 도파관 구조들이, 웨이퍼들(또는 그 소자들)이 상면에서 하면까지 일정한 웨이퍼 오차 허용 범위 레벨의 정확도로 적층될 수 있도록, 웨이퍼 표면상으로 예컨대 에칭 또는 마이크로밀링(도 41b)에 의해 만들어진다.

도파관 형태를 만들기 위해, 트렌치 구조가 웨이퍼 표면상으로 만들어지고(도 4b), 다음 웨이퍼가 반응성 가스로 처리되어 클래딩 층(도41c)를 형성하는데, 실리콘의 경우, 실리콘 디옥사이드로 산화된다. 다음, 폴리이미드와 같은 고 굴절율 물질이, 형성된 구조로 삽입되며(도 41d), 웨이퍼의 상면상에 있거나, 그 위로 연장되는 과도한 고 굴절율의 물질은 제거된다(도 41e). 선택적으로, 메탈간 퓨즈 공정이 사용되는 경우, 매우 얇은 금속 박막이 적어도 웨이퍼의 배면으로 적층된다(도 41f). 다음, 예컨대, 웨이퍼 퓨즈 공정에 의해 적절한 웨이퍼 수가 적층되고 본딩된다(도 41f).

특정의 응용예에 따라서, 두 포맷 중 어느 하나(또는 모두)의 다중의 소자들을 연결하기 위해, 직접 실리콘간 웨이퍼 퓨즈 공정이 수행될 수 있다.

대체예로서, 메탈이 웨이퍼들의 코팅 접합면들로 적용되어(도 41f), 금속간 웨이퍼 퓨즈 을 가능하게 할 수 있다. 메탈과 메탈의 경우에, 금속 박막(바람직하게는 0.5㎛ 두께보다 얇은)이 사용되어, 두번째 포맷의 경우, 수직 차원의 두께가 가능한 오차 허용 범위 내에 있도록 한다.

두 포맷 어느 하나에서, 결과적인 도파관, 결합기, 또는 시준기(또는 이들의 성분들)는 직선형, 곡선형, 테이퍼형일 수 있으며, 좀 더 복잡한 기하학적 형태를 가질 수도 있으며, 또한 더 복잡한 구조를 가질 수 있고, 두 형태가 도 42 또는 도 43에 도시된 바와 같이 공통 웨이퍼 또는 소자상에 사용될 수 있다.

다중 관통홀 소자들이 적층되고 본딩되는 경우에, 본딩 또는 후본딩 공정 전에, 특정의 환경에 따라서, 에폭시가 삽입될 수 있다.

도파관 포맷이 사용되는 경우, 에폭시가 본딩전에 매우 자주 삽입 될 것이다.

적층이 두 포맷을 포함하는 경우, 일반적으로 적층 작업전에 에폭시가 삽입될 것이지만, 특정 형상 또는 위치적 배치에서는 적층 전후 충전 또는 적층후 충전방법을 혼합하여 사용할 것이 요구될 수 있다.

전술한 바는 일회-일소자 공정(one piece at a time)의 범주인 한편, 두 경우 모두 공정은 웨이퍼 스케일 공정이다. 관통홀 포맷에 있어서, 소자들로 가득한 웨이퍼가 한번에 처리 및 산화(가능하다면, 에폭시 충전) 된다. 도파관 포맷의 경우, 웨이퍼 표면에 형성된 도파관 층은 일회 일 웨이퍼 공정으로 수행된다.

이러한 방법으로, 결과의 웨이퍼가 다이싱되어, 그 상태로 혹은 적층되어 사용되는 개별 소자들을 형성하거나, 전체 웨이퍼가 함께 적층되어 개별의 부분 혹은 전체 단위들로 절단될 수 있다. 따라서, 수천의 장치들이 동시에 제조되어 장치당비용을 떨어뜨릴 수 있다.

소자들은 관통홀 또는 도파관 형상으로 만들어졌다. 도 44는 관통홀 포맷을 사용하여 실리콘에 만들어진 안내구조의 단면을 절단한 사진이다. 홀은 약 127㎛의 직경을 가지며, 매우 균일한 박막(1㎛ 이하 두께)의 산화막 링(실리콘 디옥사이드)을 홀의 표면상에서 볼 수 있다.

또한, 테이퍼 및 절곡 안내구조를 포함하는, 본 발명에 따른 다른 구조물을 통해 광전력을 시뮬레이션 함으로써, 실리콘 디옥사이드와 폴리이미드 사이의 고유전율의 차(1.46 내지 1.8)는 구조물내에서 가상적으로 손실없이 70도 까지 입력각도를 가능하게 할 수 있다는 것을 판정하였다. 이는 예컨대, 약 15도까지의 입력각을 허용하는 종래 광 파이버와 매우 잘 비교된다.

도파관, 결합기, 및/또는 시준기를 만들기 위한 공정의 측면에서 설명했으며, 상기 실시예의 특정 사용예의 몇몇 대표적인 것들을 이하 설명할 것이다.

도 22a는 각 소자내에 홀(2208, 2210, 2212, 2214)들을 갖는 2차원 어레이의 4개의 웨이퍼 소자(2200, 2202, 2204, 및 2206)를 나타낸다. 한 소자 어레이의 홀들은 동일한 크기이지만, 다른 소자들은 서로 다른 크기의 홀을 갖는다. 다음, 이러한 소자들은 적층되고(도 22b), 로드 또는 핀(2216)에 정렬되어(도 22c), 전부 집적되었을 때, 함께 가깝게 접촉하도록 밀려진다(도 22d). 일단 소자들이 적층되고, 서로에 대하여 정렬되면, 홀들은 광 도파 매질로 변환된다. 이것은 웨이퍼를 처리하고 홀들로 광학적으로 투명한 에폭시를 플로우 처리하고, 이를 딱딱한 형태로 경화시킴으로써 이루어진다. 이는 효과적으로 각 홀 내부에 광 파이버를 생성시킨다.

도 23은 모두 거의 동일한 크기의 안내 홀들의 어레이를 갖는 일련의 반도체 웨이퍼 소자(2300, 2302, 2304, 2306)들이 제작된 것을 나타낸다. 이러한 소자들은 서로의 상부에 적층되어, 안내 홀들이 모두 정렬된다. 광학 에폭시가 소자들의 홀로 플로우 처리되어, 안내 물질을 형성하기 위해 경화된다. 결과의 각 도파관은 일단에서 타단으로 광을 전파한다. 도 23에 도시된 바와 같이, 다수의 소자들이 함께 적층되어, 임의의 그러나 제어가능한 길이를 갖는 도파관으로 이루어진 시준요소를 형성한다. 예컨대, 웨이퍼가 250㎛의 두깨이며, 그중 12개가 함께 적층된다면, 3mm의 소자의 두께가 얻어질 것이다.

이상적으로는, 정렬의 정확도가 충분히 높게 될 수 있다면, 한측으로부터 타측으로의 초저손실의 광 전달을 가능하게 할 수 있도록, 모든 홀들이 완전히 곧게 만들어져야 한다. 그러나, 일반적으로 그러하지만, 개별 소자들간의 정렬이 충분히 엄격한 오차 허용 범위를 가지도록 이루어지지 않으면, 각 소자들은 테이퍼형의 홀을 가질 수 없다. 이어서, 각 소자들이 원하는 광 도파방향에 있어서, 한 소자의 작은 끝단이 다음 소자의 큰 끝단으로 주어지도록 적층된다. 따라서, 두 소자들이 다소 어긋나게 정렬되는 경우, 작은 끝단으로부터 다음 소자의 큰 끝단을 통해서 다음의 소자로 광이 여전히 지나가도록 한다. 이러한 형상에 있어서, 큰 끝단에서 작은 끝단의 방향으로 광이 지나가도록 소자들이 정렬되어서, 각 인터페이스에서 최대량의 광전파가항상 가능하도록 한다는 것이 중요하다.

도 23은, 단면에 있어서, 다수의 웨이퍼 소자들을 적층한 후에 홀 어레이에서 일련의 홀들의 하나는 직선형 측벽의 변형예(2308) 및 테이퍼형 측벽의 변형예(2310)로 나타날 수 있는 것을 나타낸다. 도시된 바와 같이, 단면의 예에서, 13개의 소자들이 적층되어 결과의 형태를 달성하였다.

다른 변형예에서는, 테이퍼형 홀들을 의도적으로 특정 방향으로 소자에서 소자로의 미소한 오프셋을 가지게 하여, 홀이 광을 다른 위치로 지향하도록 할 수 있다. 이러한 기술을 창조적으로 사용함으로써, 도파관은 실제로 파이버들 사이에서 광을 "교환(swap)" 또는 "혼합(shuffle)"할 수 있다. 예컨대, 두개의 파이버 커넥터가 두개의 파이버 커넥터와 매칭되어서, 파이버 1을 떠난 광이 커넥터의 타측의 반의 해당 파이버로 입사할 것이다. 바람직하게는, 이하 설명되는 바와 같이 형성된 커넥터를 사용하여 고정밀 소자의 적층이, 파이버 1 을 떠난 광을 커넥터가 결합될 때 해당하지 않는 파이버로 나아가도록 하는데 사용될 수 있다. 이러한 접근법은 동일한 커넥터의 다중 파이버로 용이하게 확장될 수 있다.

다른 변형예에서는, 동일한 과정이 수행되지만, 각각의 연속되는 적층의 소자에서 홀들이 모두 점점 좁게 테이퍼 된다(즉, 제1 소자의 개구가 크고, 적층형 테이퍼에서 각각의 연속되는 소자의 홀들은 점점 작아진다).

예컨대, 이는, 광학 장치의 수가 광 파이버의 수를 초과하는 경우, 일차원 또는 이차원의 광파이버로 일차원 또는 이차원 광학 소자 어레이가 결합되도록 하여, 몇몇 광학 장치로부터 단일의 광 파이버로 신호들이 들어가게 하는데 바람직하다. 이는 중복되는 장치들이 백업 신호 성능을 제공하는 경우 유용하다(즉, 파이버로 결합되는 다른 장치들이 백업 장치로 사용될 수 있는 반면, 하나의 장치가 주장치로 동작할 수 있다). 다른 응용예로서, 각각 자신의 동작 파장을 갖는 몇몇의 광학 장치들이 단일의 파이버로 결합되도록 할 수 있다.

이를 행하기 위해서 적어도 2개의 방법이 있다. 도 24에 도시된 바와 같이, 하나는, 다중의 소자(2400)들을 사용하여 테이퍼형으로 형성한 일차원 또는 이차원의 어레이가 도파관으로 몰딩되어 광을 결합할 때 일측의 큰 영역(2402)으로부터 타측의 작은 영역(2404)으로 하향하여 테이퍼되도록 하는 것이다. 큰 쪽의 끝단(2402)에는 테이퍼 된 어레이의 소자의 개구가 몇몇 광학 장치로부터 광을 동시에 수신할 수 있도록 충분히 큰 직경을 가질 수 있다.

도 25에 도시된 바와 같이, 대체 변형예로서, 소자(2개 2500, 2502 만이 도시됨)가 2개 이상의 광신호를 단일의 파이버로 결합할 수 있는 광학 Y분파기(2504, 2506)의 2차원 어레이를 형성하여 적층되도록 설계된다. 특정 응용예에 따라, Y 분파기는 대칭형, 비대칭형, 또는 랜덤한 패턴으로 개발되어 고유의 결합 망형태를 제공할 수 있다.

다른 변형예로서, 예컨대, 몇몇 광학 장치의 출력을 결합하고, 다중 장치를 개개의 광학 장치로 결합하기 위하여, 다른 크기의 홀을 사용하여 적층내에서 이들의 소자 사이를 오프셋 시킴으로서, 다중의 도파관을 단일의 도파관으로 결합하는데 동일한 기술이 사용될 수 있다.

예컨대, 4 대 1의 결합배열, 개별 파이버 출력의 혼합(shuffling), 최근단이 아닌 이웃의 장치와의 결합 등을 위해서, 동일한 기술로서 더욱 더 복잡한 연결방법이 가능하다. 예컨대, 도 9에 도시된 웨이퍼로부터 소자의 적층(906)이 6 대 4대 2의 도파관을 형성한다(단면으로 나타낸 적층으로 비례척도가 아님).

따라서, 본 기술은 자유롭게 3차원을 추가하는 것이며, 따라서 1차원 또는 2차원의 광학 소자 어레이(에미터, 검출기, 변조기, MEMS, 기타 등등)가 임의의 방법으로 결합되고, 분리되고, 라우팅되고, 혼합될 수 있도록 함으로써, 적층이 출력에서 신호들이 적층의 입력과는 다른 특정의 방법으로 출력되도록 한다.

또한, 본 기술은 예컨대 마이크로 렌즈(1002)를 고정밀 소자(1004)로 삽입하여 마이크로 렌즈 어레이를 형성함으로써(도 10b), 기타 성분들의 집적을 가능하게 한다. 이는 예컨대 도 13, 14, 및 15와 관련하여 고정밀 소자의 테이퍼 된 홀들로, 또는 둘 이상의 다른 직경의 에칭된 "계단형" 홀들로, 또는 원반형 홀들로, 마이크로렌즈를 착화시킴으로써 이루어질 수 있다(어느 경우에 있어서도, 파이버 삽입의 용이성은 이러한 소자에 관계되지 않으므로). 그러한 소자가 일단 형성되면, 요구사항에 따라 다른 소자와 집적될 수 있다. 유사하게, 회절격자를 적층 또는 저정밀 소자로 집적하는데 이러한 접근법이 사용될 수 있다.

여기 설명되는 기술들은, 현재 사용되는 큰 다중 커넥터 어셈블리를 사용하는 대신, 단일의 고정밀 커넥터를 형성하여 파이버 수직 도관형 케이블을 함께 연결하는데 또한 사용될 수 있다.

다른 변형예로서, 파이버 번들을 반도체 웨이퍼에 부착되는 광학 장치(예컨대, 실리콘 광전자 칩)를 포함하는 송수신기 모듈로 부착하는데 사용되는 커넥터에서, 실리콘으로 이루어진 고정밀 소자를 사용함으로써, 커넥터에서 소자의 열팽창계수가 모듈내의 칩의 열팽창계수와 용이하게 매칭되게 할 수 있다. 따라서, 열적변동으로 인하여 연결이 쉽게 열화되지 않는다.

주목할 것은, 여기 자세히 기술된 기술의 몇몇 변형예들에서는 고정밀도와 저정밀도의 성분의 조합을 사용하였지만, 본 접근법은 저정밀도, 고정밀도, 또는 조합 소자, 어느 것으로도 처리될 수 있는, 단일의 성장, 몰딩, 밀링, 또는 머신가공된 소자로 동등하게 적용 가능하다.

도 26a 내지 26c는 여기 설명되는 기술들보다 훨씬 복잡한 조합 응용예를 나타낸다. 도 10b에 도시된 바와 같이, 마이크로렌즈 어레이(2602)가 고정밀 소자(2606, 2608)의 적층(2604)의 소자들 중 하나로 집적된다. 도 26a에 도시된 바와 같이, 파이버(2610), 이 경우 단일 모드 파이버가 저정밀 소자(2612)와 2개의 고정밀 소자(2606, 2608)의 조합에 의해 유지된다. 마이크로렌즈 어레이 (2602)가 2개의 고정밀 소자와 적층되며, 저정밀 소자(2612)와 조합되어, 이 경우, MTP, MPO, MPX, 또는 SMC 형 커넥터와 호환가능한 페룰을 형성한다(도 26b). 본 응용예에서, 커넥터는 광학 소자 어레이(2616), 예컨대 송신기 어레이(2618)로 결합되도록 설계된다. 마이크로렌즈(2620)는 입사광을 더 좁게 집광시켜서, 더욱 더 정확하고, 효과적인 커플링이 광학 장치와 파이버 사이에 얻어지도록 할 수 있다.

바람직하게는, 장치의 어레이가 특정 피치의 다중 모드 파이버로의 결합을 위하여 형성되었다고 가정하면, 도 26의 페룰을 사용하여, 동일한 어레이가 아무런 특별한 조치나 장치 어레이를 변경함이 없이 단일 모드 파이버로 결합될 수 있다. 도 26c은 어레이(2618)에서 도 26a 및 26b에 도시된 배치를 사용하여 장치(2622)와 단일 모드 파이버(2626) 사이에 광(2624)을 집광하는 단일 광학 장치(2622)를 나타낸다.

도 27은 여기 설명된 바와 같이 고정밀 소자(2700)의 사진을 나타낸다.

도 28은 여기 설명된 바와 같이 저정밀 소자(2800)에 장착된 소자(2700)의 사진을 나타내며, 저정밀 소자(2800)와 소자(2700)을 관통하는 정렬 핀(2802)을 나타낸다.

도 29는 MTP 커넥터에 사용하기 위한 본 발명의 일 변형예에 따른 페룰의 3/4 을 나타낸 사진이다.

도 30은 72개의 광전달 파이버를 유지하는 고정밀 소자의 적어도 하나를 갖는 본 발명에서 설명한 바와 같은 모두 조립된 MTP 형 커넥터의 사진이다.

이상의 상세한 설명은 예시적인 실시예인 것이 이해되어야 한다. 본 발명의 원리를 설명하기 위해 편의상, 이상의 상세한 설명은 모든 가능한 실시예중의 일부인 대표적인 예에 대해서 이루어진 것이다. 이상의 상세한 설명에서는 모든 가능한 변형예를 개시하는 것을 시도하지 아나하며, 또한 이러한 시도는 소모적인 것임을 밝혀둔다. 대체의 실시예에서는 본 발명의 특정부분을 나타내지 않을 수도 있고, 설명하지 않은 다른 대체의 실시예도 가능하며, 이로써 설명하지 않은 다른 대체의 실시예가 배제되어야 하는 것은 아님을 밝혀 둔다. 당해 기술 분야의 평균적 지식을 가진 전문가라면, 많은 다양한 대체예 및 변형예가 본 발명의 원리 및 그 균등물을 채용하여 구현될 수 있다는 것을 인식할 것이다.

Claims (17)

1㎛보다 양호한 정밀도로 웨이퍼 재료의 벽에 의해 정의되는 표식부를 최적화하는 표식부 최적화 방법으로서,

상기 벽이 클래딩 재료가 되고, 상기 표식부의 크기가 원하는 만큼 달성될 때까지 정해진 일정한 방법으로 상기 벽으로부터 외측으로 확장하도록 상기 벽을 반응성 가스에 노출함으로써, 상기 벽을 반응성 가스로 처리하는 단계를 포함하는

것을 특징으로 하는 표식부 최적화 방법.

제1항에 있어서,

상기 표식부는 벽에 의해 정의되는 홀인

것을 특징으로 하는 표식부 최적화 방법.

제3항에 있어서,

상기 웨이퍼 재료로 상기 홀을 에칭, 드릴링, 또는 밀링하는 단계를 더 포함하는

것을 특징으로 하는 표식부 최적화 방법.

제3항에 있어서,

상기 웨이퍼 재료는 실리콘을 포함하며,

상기 반응성 가스로 벽을 처리하는 단계는 실리콘을 산화시키는 단계를 포함하는

것을 특징으로 하는 표식부 최적화 방법.

제3항에 있어서,

상기 웨이퍼 재료는 실리콘을 포함하며,

상기 반응성 가스로 벽을 처리하는 단계는 실리콘 산화질화물의 클래딩을 형성하는 단계를 포함하는

것을 특징으로 하는 표식부 최적화 방법.

제3항에 있어서,

상기 웨이퍼 재료는 실리콘을 포함하며,

상기 반응성가스로 벽을 처리하는 단계는 실리콘 질화물의 클래딩을 형성하는 단계를 포함하는

것을 특징으로 하는 표식부 최적화 방법.

제3항에 있어서,

상기 처리하는 단계는 상기 클래딩이 약 1㎛에서 약 10㎛ 두께 사이로 되도록 충분한 시간동안 수행되는

것을 특징으로 하는 표식부 최적화 방법.

제3항에 있어서,

상기 처리하는 단계는 상기 클래딩이 약 1㎛에서 약 2㎛ 두께 사이로 되도록 충분한 시간동안 수행되는

것을 특징으로 하는 표식부 최적화 방법.

제3항에 있어서,

상기 처리하는 단계는 상기 클래딩이 약 1.5㎛에서 약 2㎛ 두께 사이로 되도록 충분한 시간동안 수행되는

것을 특징으로 하는 표식부 최적화 방법.

1㎛ 보다 양호한 정밀도로 웨이퍼 재료에 벽으로 정의되는 표식부를 최적화하는 표식부 최적화 방법으로서,

상기 벽의 적어도 일부분에 기저 재료를 증착하여, 상기 기저 재료의 상부의 상기 벽에 물질의 도금을 정의된 균일한 방법으로 형성하는 단계; 및

상기 형태의 원하는 크기가 달성될 때까지 상기 벽의 적어도 일부를 상기 물질로 도금하는 단계

를 포함하는 것을 특징으로 하는 표식부 최적화 방법.

제10항에 있어서,

상기 표식부는 상기 벽으로 정의되는 홀인

것을 특징으로 하는 표식부 최적화 방법.

제11항에 있어서,

상기 웨이퍼 재료로 홀을 에칭, 드릴링, 또는 밀링하는 단계를 더 포함하는

것을 특징으로 하는 표식부 최적화 방법.

제10항에 있어서,

상기 도금은 상기 벽의 적어도 일부상에 상기 물질이 약 1㎛ 에서 약 10㎛ 두께 사이로 되도록 충분한 시간동안 수행되는

것을 특징으로 하는 표식부 최적화 방법.

제10항에 있어서,

상기 도금은 상기 벽의 적어도 일부상에 상기 물질이 약 1㎛ 에서 약 2㎛ 두께 사이로 되도록 충분한 시간동안 수행되는

것을 특징으로 하는 표식부 최적화 방법.

제10항에 있어서,

상기 도금은 상기 벽의 적어도 일부상에 상기 물질이 약 1.5㎛ 에서 약 2㎛ 두께 사이로 되도록 충분한 시간동안 수행되는

것을 특징으로 하는 표식부 최적화 방법.

제1항 내지 제15항중 어느 한 항의 방법에 따라 최적화된 홀을 포함하는 홀 가이드.

광 파이버용 홀을 갖는 홀더를 포함하며, 상기 홀은 제1항 내지 제15항중 어느 한 항의 방법에 따라 최적화되어 있는 것을 특징으로 하는 파이버 지지 페룰.