KR20040014710A - Method for forming via of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 비아 형성방법에 관한 것으로, 보다 상세하게는 성능이 향상된 반도체 소자의 비아 형성방법에 관한 것이다.The present invention relates to a method of forming a via of a semiconductor device, and more particularly, to a method of forming a via of a semiconductor device having improved performance.
급속도로 발전하는 정보화 사회에 있어서 대량의 정보를 보다 빠르게 처리하게 위해 데이터 전송속도가 높은 고집적 디바이스가 요구되고 있다. 고속으로 데이터를 전송시킬 만큼 소자의 성능을 개선시키기 위해서는 저항이 작은 금속으로 배선을 형성하여야 한다.In a rapidly developing information society, a high-integration device having a high data transfer rate is required to process a large amount of information faster. In order to improve the device's performance enough to transfer data at high speeds, wiring should be made of metal with low resistance.
일반적으로, 고속 동작 및 고집적 소자의 차세대 배선 공정으로 다마신 패턴 식각 공정이 현재 급속한 속도로 개발되고 있다. 미국 공개 특허 6,309,964호에 다마신 패턴 공정이 개시되어 있다.In general, a damascene pattern etching process is currently being developed at a rapid speed as a next generation wiring process for high speed operation and high integration devices. US Pat. No. 6,309,964 discloses a damascene pattern process.
다마신 패턴 식각 공정은 금속 배선 형성시 금속막에 대해 직접적으로 사진 식각 공정을 행하지 못하는 금속의 경우에 적용된다. 패턴을 미리 형성하고 상기 패턴 상에 금속막을 형성한 후, 통상적인 평탄화 공정에 의해 상기 패턴의 형상에 따라 배선을 형성하는 공정이다. 상기 다마신 패턴 공정은 싱글(single) 다마신 패턴 공정과 듀얼(dual) 다마신 패턴 공정으로 나눌 수 있다. 듀얼 다마신 패턴 공정은 비아와 금속 배선을 동시에 형성하는 공정이다. 싱글 다마신 패턴 공정은 상기 듀얼 다마신 패턴 공정을 적용하기 어려운 경우에 적용하며, 비아를 먼저 형성한 후, 금속 배선을 후속에 형성하는 공정이다. 그런데, 소자의 동작 속도는 시정수 지연 시간(RC delay time)으로 결정되므로 소자의 동작 속도를 증대시키기 위해서는 저항이 낮은 금속을 배선 재료로 사용하여야 한다. 따라서, 배선의 금속 재료로 여러 가지 금속을 사용하고 있으며, 현재 알루미늄에 비해 약 40% 이상 비저항이 낮은 구리(Cu)가 널리 적용되고 있다.The damascene pattern etching process is applied to a metal in which a photolithography process cannot be performed directly on the metal film when the metal wiring is formed. After forming a pattern in advance and forming a metal film on the pattern, a wiring is formed in accordance with the shape of the pattern by a conventional planarization process. The damascene pattern process may be divided into a single damascene pattern process and a dual damascene pattern process. The dual damascene pattern process is a process for simultaneously forming vias and metal wires. The single damascene pattern process is applied when it is difficult to apply the dual damascene pattern process, and is a process of forming vias first and subsequently forming metal wirings. However, since the operation speed of the device is determined by a time delay delay time (RC delay time), in order to increase the operation speed of the device, a low resistance metal should be used as the wiring material. Therefore, various metals are used as the metal material of the wiring, and copper (Cu), which has a specific resistance lower than about 40% compared to aluminum, is widely applied.
그러나, 구리는 층간 절연막 내에서 확산되는 정도가 크며, 상기 층간 절연막으로 많이 사용되고 있는 산화막과 접착성이 좋지 않아 확산을 방지하면서도 접착성을 높이기 위해 베리어 메탈을 형성하여야 한다.However, copper is highly diffused in the interlayer insulating film, and since the adhesion is not good with the oxide film commonly used as the interlayer insulating film, a barrier metal should be formed to prevent the diffusion and to improve the adhesiveness.
베리어 메탈로써는 탄탈륨 또는 탄탈륨 나이트라이드 등을 사용하거나 상기 물질을 조합하여 사용하고 있다. 상기 물질들은 비저항이 구리에 비해 100배 이상 높으므로 비아 형성시 높은 저항으로 작용하게 된다.As the barrier metal, tantalum, tantalum nitride, or the like is used or a combination of the above materials is used. The materials have a specific resistance of 100 times higher than that of copper, thereby acting as a high resistance when forming vias.
이와 같이, 상기 탄탈륨을 포함하는 물질의 비저항이 구리에 비해 상대적으로 매우 높기 때문에 상기 물질들의 증착량에 따라 상기 비아 저항은 민감하게 작용하게된다. 또한, 확산을 방지하기 위해서는 적정 두께의 베리어 금속막을 필요로하지만, 상기 물질들의 두께가 두꺼워 질수록 상기 저항은 더욱 증가하게 된다.As such, the resistivity of the tantalum-containing material is relatively higher than that of copper, so that the via resistance is sensitive depending on the deposition amount of the materials. In addition, a barrier metal film having an appropriate thickness is required to prevent diffusion, but as the thickness of the materials becomes thicker, the resistance increases.
따라서, 상기 저항에 의해 시정수 지연 시간(RC delay time)이 증가하여 소자의 동작 속도가 느려지게 된다.Accordingly, the resistance increases the RC delay time, resulting in a slow operation speed of the device.
따라서, 본 발명의 목적은 성능이 향상된 반도체 소자의 비아 형성방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide a method of forming a via of a semiconductor device having improved performance.
도 1a 내지 도 1g는 본 발명의 바람직한 실시예에 의한 반도체 소자의 비아 형성방법에 대한 단면도이다.1A to 1G are cross-sectional views illustrating a via forming method of a semiconductor device in accordance with a preferred embodiment of the present invention.
도 2는 본 발명의 바람직한 실시예에 의해 형성된 비아 및 종래 방법에 의해 형성된 비아의 임계 치수 변화에 대한 저항의 비교 그래프이다.2 is a comparative graph of resistance to changes in critical dimensions of vias formed by preferred embodiments of the present invention and vias formed by conventional methods.
상기한 목적을 달성하기 위하여 본 발명은, 기판 상에 형성된 금속 패턴을 일부 노출시키도록 상기 금속 패턴 상에 형성된 절연막을 식각하여 비아홀을 형성하는 단계, 상기 비아홀에 의해 노출된 금속 패턴을 산화시켜 상기 금속 패턴의 노출 부위로부터 하부 방향 및 상기 절연막의 하부 방향으로 일부 산화시키는 단계, 상기 금속 패턴의 산화된 부분을 식각하여 상기 비아홀의 하부를 확장시키는 단계, 상기 비아홀의 측면 및 상기 비아홀의 입구 넓이에 해당하는 저면에 베리어 금속막을 형성함으로서 상기 금속 패턴의 일부를 노출시키는 단계 및 상기 베리어 금속막이 형성된 비아홀을 금속물로 매립함으로써 상기 일부 노출된 금속 패턴과 접촉시키는 단계를 포함한다.In order to achieve the above object, the present invention, forming a via hole by etching the insulating film formed on the metal pattern to partially expose the metal pattern formed on the substrate, by oxidizing the metal pattern exposed by the via hole Partially oxidizing the exposed portion of the metal pattern in a downward direction and a lower direction of the insulating layer; etching the oxidized portion of the metal pattern to extend a lower portion of the via hole; and a side surface of the via hole and an opening width of the via hole. Exposing a portion of the metal pattern by forming a barrier metal film on a corresponding bottom surface and contacting the partially exposed metal pattern by filling a via hole in which the barrier metal film is formed with a metal material.
이와 같이 상, 하부 구리 배선 간에 불연속적으로 베리어 금속막을 형성함으로써, 구리와 절연막 간의 확산을 방지하고 접착력을 높이면서도 비아 저항을 낮출수 있다.Thus, by forming the barrier metal film discontinuously between the upper and lower copper wirings, it is possible to prevent the diffusion between the copper and the insulating film and to increase the adhesion while lowering the via resistance.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
실시예Example
도 1a 내지 도 1g는 본 발명의 바람직한 실시예에 의한 반도체 소자의 비아 형성방법에 대한 단면도이다.1A to 1G are cross-sectional views illustrating a via forming method of a semiconductor device in accordance with a preferred embodiment of the present invention.
도 1a를 참조하면, 구리로 이루어진 금속 패턴(105)이 형성된 반도체 기판(100) 상에 실리콘 나이트라이드와 같은 질화물로 이루어진 제1 식각 저지층(110)을 형성하고, 상기 제1 식각 저지층(110) 상에 제1 층간 절연막(120)을 형성한다. 상기 제1 층간 절연막(120) 상에 제2 식각 저지층(130)을 형성한 후, 상기 제2 식각 저지층(130) 상에 제2 층간 절연막(140)을 형성한다.Referring to FIG. 1A, a first etch stop layer 110 made of nitride such as silicon nitride is formed on a semiconductor substrate 100 on which a metal pattern 105 made of copper is formed, and the first etch stop layer ( The first interlayer insulating layer 120 is formed on the 110. After the second etch stop layer 130 is formed on the first interlayer insulating layer 120, a second interlayer insulating layer 140 is formed on the second etch stop layer 130.
도 1b를 참조하면, 상기 제2 층간 절연막(140) 상에 상기 하부에 형성된 금속 패턴(105)을 일부 노출시키도록 선택적으로 포토 레지스트 패턴을 형성한다. 상기 포토 레지스트 패턴을 식각 마스크로 사용하여 상기 포토 레지스트 패턴으로 인해 노출된 상기 제2 층간 절연막(140), 제2 식각 저지층(130), 제1 층간 절연막(120) 및 제1 식각 저지층(110)을 차례로 이방성 식각하여 저면에 상기 금속 패턴(105)의 상부면이 노출된 제1 개구부(150)를 형성한다.Referring to FIG. 1B, a photoresist pattern may be selectively formed on the second interlayer insulating layer 140 to partially expose the metal pattern 105 formed on the lower portion. The second interlayer insulating layer 140, the second etch stop layer 130, the first interlayer insulating layer 120, and the first etch stop layer exposed by the photoresist pattern using the photoresist pattern as an etching mask ( 110 is sequentially anisotropically etched to form a first opening 150 at which a top surface of the metal pattern 105 is exposed.
도 1c를 참조하면, 상기 제1 개구부(150) 저면에 노출된 금속 패턴(105)의 표면에 열산화막을 형성한다. 상기 열산화막은 상기 제1 개구부(150) 저면에 노출된 금속 패턴(105)을 100℃ 이상에서 열산화시킴으로써 상기 제1 개구부(150) 저면에 노출된 금속 패턴(105)의 상부면에서 부터 하부 방향 및 상기 제1 식각 저지층(110)의 하부 방향으로 확장되어 형성된다. 즉, 상기 제1 개구부(150)의 폭보다 넓은 폭을 갖으며 상기 금속 패턴(105)의 표면으로부터 등방적으로 확장되어 형성된다.Referring to FIG. 1C, a thermal oxide layer is formed on the surface of the metal pattern 105 exposed on the bottom surface of the first opening 150. The thermal oxide film is thermally oxidized at 100 ° C. or more on the metal pattern 105 exposed on the bottom surface of the first opening 150, from below the top surface of the metal pattern 105 exposed on the bottom surface of the first opening 150. Direction and the lower direction of the first etch stop layer 110 is formed. That is, the first opening 150 has a width wider than that of the first opening 150 and is isotropically extended from the surface of the metal pattern 105.
도 1d를 참조하면, 상기 산화막에 대해 선택적으로 높은 식각비를 갖는 에천트를 사용하여 상기 제1 개구부(150)의 저면에 대해 등방성 식각을 진행함으로서 상기 제1 개구부(150)의 저면에 형성된 산화막만 선택적으로 식각하여 상기 제1 개구부(150)의 넓이보다 넓은 넓이로 제2 개구부(150a)를 형성한다. 에싱 및 스트립 공정을 거쳐 상기 포토 레지스트 패턴(미도시)을 제거한다.Referring to FIG. 1D, an oxide film formed on the bottom surface of the first opening part 150 by isotropic etching with respect to the bottom surface of the first opening part 150 using an etchant having a selectively high etching ratio with respect to the oxide film. Only selectively etching to form a second opening (150a) to a wider than the width of the first opening (150). The photoresist pattern (not shown) is removed through an ashing and stripping process.
도 1e를 참조하면, 상기 제1 개구부(150) 및 제2 개구부(150a)에 대해 스퍼터링을 실시하여 상기 제1 식각 저지층(110) 하부로 확장된 제2 개구부(150a)의 가장자리 부분을 제외하고 베리어 금속막(160)을 형성한다. 상기 제1 개구부(150)의 깊이에 의해 상기 제2 개구부(150a)의 가장자리 부분은 가려지므로 베리어 금속막(160)이 형성되지 않는다. 즉, 상기 제2 개구부(150a)의 가장자리 부분으로 인해, 상기 제1 개구부(150)의 측면에서부터 상기 제2 개구부(150a)의 저면까지 불연속적으로 베리어 금속막(160)이 형성되게 된다. 상기 베리어 금속막(160)은 탄탈륨으로 이루어지거나, 탄탈륨 및 탄탈륨 나이르타리드의 두 물질을 적층하여 이루어진다.Referring to FIG. 1E, sputtering is performed on the first opening 150 and the second opening 150a to exclude the edge portion of the second opening 150a extending below the first etch stop layer 110. And the barrier metal film 160 is formed. Since the edge portion of the second opening 150a is covered by the depth of the first opening 150, the barrier metal film 160 is not formed. That is, due to the edge portion of the second opening 150a, the barrier metal film 160 is discontinuously formed from the side surface of the first opening 150 to the bottom of the second opening 150a. The barrier metal layer 160 may be made of tantalum, or may be formed by stacking two materials, tantalum and tantalum nitrile.
도 1f를 참조하면, 상기 제 1 개구부 및 제2 개구부(150a)를 매립하도록 상기 제2 층간 절연막(140) 상에 구리로 이루어진 금속막을 형성한다. 상기 금속막은도금법을 이용하여 구리를 도금함으로써 형성된다. 상기 금속막을 통상의 화학 기계적 연마(Chemical Mechanical Polishing:CMP, 이하, "CMP"라고 한다.) 방법에 의해 상기 제2 층간 절연막(140)의 상부면이 노출되도록 평탄화하여 구리 비아(170)를 형성한다. 상기 비아(170)는 하부 기판(100)의 비아(170)와 연결되어 전기적 통로로 사용된다.Referring to FIG. 1F, a metal film made of copper is formed on the second interlayer insulating layer 140 to fill the first and second openings 150a. The metal film is formed by plating copper using a plating method. The metal film is planarized to expose the top surface of the second interlayer insulating layer 140 by a conventional chemical mechanical polishing (CMP) method, thereby forming a copper via 170. do. The via 170 is connected to the via 170 of the lower substrate 100 and used as an electrical passage.
도 1g는 상기 도 1f의 A를 확대한 도면이다. 상기 도 1g를 참조하면, 상기 비아(170)의 하부에는 불연속적으로 베리어 금속막(160)이 형성되어 상기 하부에 구리로 이루어진 금속 패턴(105)과 직접적으로 연결(b)되어 있으므로 상기 베리어 금속막(160)으로 인해 비아 저항이 증가되는 것을 방지할 수 있다. 또한, 상기 제1 개구부(150) 측면에는 베리어 메탈이 연속적으로 형성되어 있으므로 상기 층간 절연막으로 상기 구리가 확산(a)되는 것을 방지할 수 있다.1G is an enlarged view of A of FIG. 1F. Referring to FIG. 1G, the barrier metal layer 160 is formed discontinuously under the via 170 so that the barrier metal layer 160 is directly connected to the metal pattern 105 made of copper. The film 160 can be prevented from increasing via resistance. In addition, since the barrier metal is continuously formed on the side surface of the first opening 150, the diffusion of copper into the interlayer insulating layer may be prevented.
도 2는 본 발명의 바람직한 실시예에 의해 형성된 비아 및 종래 방법에 의해 형성된 비아의 임계 치수 변화에 대한 저항의 비교 그래프이다.2 is a comparative graph of resistance to changes in critical dimensions of vias formed by preferred embodiments of the present invention and vias formed by conventional methods.
도 2를 참조하면, 종래 방법에 의한 비아의 경우(200)에는 임계 치수가 작아지면서 급격하게 비아 저항이 증가하는 반면, 본 발명에 의한 비아의 경우(210)에는 임계 치수가 작아져도 비아 저항이 거의 증가하지 않는다. 임계 치수가 작아지면 잘아질수록, 상기 비아 저항은 3배 이상 차이가 나는 것을 관찰할 수 있다.Referring to FIG. 2, in the case of vias according to the conventional method 200, the via resistance rapidly increases as the critical dimension decreases, whereas in the via 210 according to the present invention, the via resistance is reduced even when the critical dimension becomes smaller. Almost no increase. As the critical dimension gets smaller, it can be observed that the via resistance is more than three times different.
상술한 바와 같이 본 발명에 의하면, 비아 비아홀 하부에 산화막을 형성하고 상기 산화막을 선택적으로 제거하여 상기 비아홀의 하부를 상부보다 넓게 형성하고, 상기 하부에 불연속적으로 베리어 금속막을 형성하여 하부 구리 배선과 상부 구리 배선을 직접적으로 연결시킨다.As described above, according to the present invention, an oxide film is formed below the via via hole, and the oxide film is selectively removed to form a lower portion of the via hole wider than the upper portion, and a barrier metal layer is formed discontinuously on the lower copper wire and the lower copper wiring. Directly connect the upper copper wiring.
이와 같이 개구부 저면을 확장시켜 상, 하부 구리 배선 간에 불연속적으로 베리어 금속막을 형성함으로써, 구리와 절연막 간의 확산을 방지하고 접착력을 높이면서도 비아 저항을 낮출 수 있다. 따라서, 소자 내의 전기적 데이터 전송속도를 향상시켜 소자의 성능을 향상시킬 수 있다.In this way, by forming the barrier metal film discontinuously between the upper and lower copper wires by extending the bottom of the opening, the via resistance can be reduced while preventing diffusion between the copper and the insulating film and increasing the adhesive force. Therefore, it is possible to improve the performance of the device by improving the electrical data transfer rate in the device.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.
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| US11676887B2 (en) | 2020-09-09 | 2023-06-13 | Samsung Electronics Co., Ltd. | Semiconductor package |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |