KR20040008494A

KR20040008494A - Electrostatic discharge protection circuit

Info

Publication number: KR20040008494A
Application number: KR1020020042133A
Authority: KR
Inventors: 황윤택
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-07-18
Filing date: 2002-07-18
Publication date: 2004-01-31

Abstract

PURPOSE: An ESD(Electro-Static Discharge) protection circuit is provided to improve the tolerance of ESD by using a trigger transistor of a short channel and a resistance. CONSTITUTION: An ESD protection circuit includes an input pad(11), an input buffer(12), a resistance, an ESD protection unit, and a trigger unit. The input pad(11) is used for receiving an input signal. The input buffer(12) is used for transmitting the input signal of the input pad(11) to an internal circuit. The resistance is installed between the input pad(11) and the input buffer(12). The ESD protection unit is connected between the input pad(11), a common node of the resistance, and a grounding part. The trigger unit is used for driving the ESD protection unit. The ESD protection unit is formed with a transistor.

Description

ESD protection circuit {Electrostatic discharge protection circuit}

본 발명은 정전 방전(ElectroStatic Discharge, 이하 ESD라 한다) 보호 회로에 관한 것으로, 보다 상세하게는 채널 길이가 작은 트랜지스터와 저항을 직렬 연결하여 초기에 트리거(trigger) 트랜지스터 통해 전하가 유입되어 흐르는 전류에 의해 발생하는 저항과의 전압 강하 성분으로 빠르게 메이저(major) ESD 트랜지스터를 턴 온 시켜 ESD에 대한 내성을 향상시킨 ESD 보호 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrostatic discharge (ESD) protection circuit. More particularly, the present invention relates to a transistor having a small channel length in series with a resistor, and to a current flowing through charges initially through a trigger transistor. An ESD protection circuit that improves immunity to ESD by quickly turning on a major ESD transistor with the voltage drop component caused by the resistance.

일반적으로 집적회로를 제작함에 있어서, 회로의 선폭이 점차 작아지고 있지만, 집적회로가 고속화되면서 트랜지스터의 성능 향상이 요구된다.In general, in fabricating an integrated circuit, the line width of the circuit is gradually decreasing, but as the integrated circuit becomes faster, the performance of the transistor is required to be improved.

트랜지스터의 성능을 향상시키기 위해, 게이트 산화막의 두께를 줄이거나, 유전율이 높은 게이트 박막을 사용하여 저전압에서 동작하여, 빠른 동작을 하게 하여 성능을 향상시키는 방법 등이 있다.In order to improve the performance of the transistor, there is a method of reducing the thickness of the gate oxide film, or using a gate thin film having a high dielectric constant to operate at a low voltage, thereby allowing fast operation to improve performance.

그러나, 게이트 산화막의 두께가 얇아짐에 따라 외부 전압에 대한 포화(breakdown) 전압도 낮아지게 되어, 외부 신호와 인터페이스 되는 부분, 예를 들어 입력 버퍼에 사용되는 트랜지스터 등은 외부에서 인가되는 전압의 크기가 커짐에 따라 트랜지스터가 손상될 확률이 커지게 된다.However, as the thickness of the gate oxide film becomes thinner, the breakdown voltage with respect to the external voltage is also lowered. Thus, the portion that is interfaced with the external signal, for example, the transistor used in the input buffer, has the magnitude of the voltage applied from the outside. As H increases, the probability of damaging the transistor increases.

또한, ESD와 같은 고전압의 전하가 유입되는 경우 입력 버퍼를 구성하는 트랜지스터의 게이트 산화막이 손상이 될 확률이 매우 높다.In addition, when a high voltage charge such as ESD flows in, the gate oxide film of the transistor constituting the input buffer is very likely to be damaged.

따라서, 입력 버퍼에 사용되는 트랜지스터의 게이트 산화막을 보호하기 위해 저항을 입력 패드와 입력 버퍼 사이에 연결하는 ESD 보호 회로를 사용한다.Therefore, an ESD protection circuit that connects a resistor between the input pad and the input buffer is used to protect the gate oxide of the transistor used in the input buffer.

도 1은 종래 기술에 따른 ESD 보호 회로를 나타낸 블록도이다.1 is a block diagram illustrating an ESD protection circuit according to the prior art.

ESD 보호 회로는, 외부 신호가 입력되는 입력패드(1)와 입력 버퍼(2) 사이에 ESD 보호용 저항 R이 연결되고, 입력 패드(1)와 저항 R의 공통 노드에는 다이오드 접속된 엔모스 트랜지스터 NM1가 연결되고, 입력 버퍼(2)와 저항 R의 공통 노드에는 다이오드 접속된 엔모스 트랜지스터 NM2가 연결된다.The ESD protection circuit includes an NMOS transistor NM1 having an ESD protection resistor R connected between an input pad 1 and an input buffer 2 to which an external signal is input, and diode-connected to a common node of the input pad 1 and a resistor R. Is connected, and the diode-connected NMOS transistor NM2 is connected to the input buffer 2 and the common node of the resistor R.

따라서, ESD 보호 회로는 입력 패드(1)를 통해 정전기 등 비정상적인 높은 전압의 전하가 입력되면, 저항 R에 의해 엔모스 트랜지스터 NM1 및 다이오드 접속된 엔모스 트랜지스터 NM2를 통해 전하를 접지로 흘려 보내 입력 버퍼(2)를 구성하는 트랜지스터의 게이트 산화막을 보호한다.Therefore, when the ESD protection circuit receives an abnormally high voltage charge such as static electricity through the input pad 1, the resistor R flows the charge to the ground through the NMOS transistor NM1 and the diode-connected NMOS transistor NM2 by the resistor R. The gate oxide film of the transistor constituting (2) is protected.

하지만, ESD 보호 회로를 구성하는 엔모스 트랜지스터들 NM1, NM2의 문턱전압이 높기 때문에 일정 전압 이상의 정전기 등의 비정상적인 다량의 전하가 입력될 때에만 ESD 보호 회로가 동작하기 때문에, 집적도가 높아짐에 따라 게이트 산화막이 얇은 트랜지스터는 ESD 보호 회로가 동작하기 이전에 손상을 입게 되는 문제점이 발생한다.However, since the threshold voltages of the NMOS transistors NM1 and NM2 constituting the ESD protection circuit are high, the ESD protection circuit operates only when an abnormal amount of abnormal charge such as static electricity over a certain voltage is input. Thin oxide transistors have a problem of being damaged before the ESD protection circuit operates.

또한, 집적회로가 고속화되면서 저항 R과 기생 정전용량의 조합으로 인하여 기생적으로 저주파 여파기(Low Pass Filter; LPF)가 만들어지기 때문에, 고속 동작의 집적회로에서 외부 신호가 빠르게 내부 회로로 전달되지 못하고 지연되는 문제점이 있다.In addition, as the integrated circuit becomes faster, the combination of the resistor R and the parasitic capacitance creates a parasitic Low Pass Filter (LPF), which prevents external signals from being quickly transferred to the internal circuit in the high-speed operation integrated circuit. There is a delay.

상기 문제점을 해결하기 위한 본 발명의 목적은, 채널 길이가 작은 트리거 트랜지스터와 저항을 직렬로 연결하여 초기에 흐르는 전류를 이용하여 빠르게 ESD 보호 회로를 턴 온 시켜 ESD에 대한 내성을 향상시키는 것이다.An object of the present invention for solving the above problems is to improve resistance to ESD by quickly turning on the ESD protection circuit by using a current flowing initially by connecting a trigger transistor with a short channel length in series with a resistor.

도 1은 종래 기술에 따른 ESD 보호 회로를 나타낸 회로도.1 is a circuit diagram showing an ESD protection circuit according to the prior art.

도 2는 본 발명에 따른 ESD 보호 회로를 나타낸 회로도.2 is a circuit diagram illustrating an ESD protection circuit according to the present invention.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

11 : 입력 패드11: input pad

12 : 입력 버퍼12: input buffer

NM11, NM12, NM13 : 엔모스 트랜지스터NM11, NM12, NM13: NMOS transistor

R, RT : 저항R, RT: resistance

상기 목적을 달성하기 위한 본 발명의 ESD 보호 회로는,ESD protection circuit of the present invention for achieving the above object,

입력 신호가 입력되는 입력 패드;An input pad to which an input signal is input;

상기 입력 패드로부터 입력된 신호를 내부 회로로 전송하는 입력 버퍼;An input buffer for transmitting a signal input from the input pad to an internal circuit;

상기 입력 패드와 상기 입력 버퍼 사이에 연결된 저항;A resistor coupled between the input pad and the input buffer;

상기 입력 패드와 상기 저항의 공통 노드와 접지 사이에 연결된 ESD 보호 수단; 및ESD protection means coupled between the input pad and the common node of the resistor and ground; And

상기 ESD 보호 수단을 구동하는 트리거 수단을 포함하는 것을 특징으로 한다.And trigger means for driving said ESD protection means.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 ESD 보호 회로를 나타낸 회로도이다.2 is a circuit diagram illustrating an ESD protection circuit according to the present invention.

ESD 보호 회로는, 외부 신호가 입력되는 입력패드(11)와 입력 버퍼(12) 사이에 ESD 보호용 저항 R이 연결되고, 입력 패드(11)와 저항 R의 공통 노드에는 엔모스 트랜지스터 NM11가 연결된다.In the ESD protection circuit, an ESD protection resistor R is connected between an input pad 11 and an input buffer 12 to which an external signal is input, and an NMOS transistor NM11 is connected to a common node of the input pad 11 and the resistor R. .

여기서, 엔모스 트랜지스터 NM11의 게이트에는, 입력 패드(11)와 저항 R의 공통 노드와 접지 사이에 직렬 연결된 트리거 트랜지스터 NM13 및 저항 RT의 공통 노드의 전압이 인가된다. 여기서, 트리거 트랜지스터 NM13는 엔모스 트랜지스터로 구성하고, 게이트는 접지에 연결된다.Here, the voltage of the trigger transistor NM13 and the common node of the resistor RT connected in series between the input pad 11 and the common node of the resistor R and ground is applied to the gate of the NMOS transistor NM11. Here, the trigger transistor NM13 consists of an NMOS transistor, and the gate is connected to ground.

또한, 입력 버퍼(12)와 저항 R의 공통 노드에는 다이오드 접속된 엔모스 트랜지스터 NM12가 연결된다.In addition, a diode-connected NMOS transistor NM12 is connected to the common node of the input buffer 12 and the resistor R.

따라서, 입력 패드(11)를 통해 비정상적으로 입력된 정전기 등 높은 전압의 전하는 채널의 길이가 작은 트리거 트랜지스터 NM13를 초기에 턴 온 시키고, 트리거 트랜지스터 NM13를 통해 흐르는 전류에 의해 저항 RT에 전압 강하 성분인 전압이 발생하여, ESD 보호용 엔모스 트랜지스터 NM11의 게이트에 인가되기 때문에, 엔모스 트랜지스터 NM11는 빠르게 턴 온 되어 정전기 전하를 빠른 시간 안에 접지로 흘려 보낼 수 있다.Therefore, a high voltage charge such as static electricity that is abnormally input through the input pad 11 initially turns on the trigger transistor NM13 having a small channel length, and a voltage drop component of the resistor RT is caused by a current flowing through the trigger transistor NM13. Since a voltage is generated and applied to the gate of the ESD protection NMOS transistor NM11, the NMOS transistor NM11 can be turned on quickly so that the electrostatic charge can flow to the ground quickly.

여기서, 트리거 트랜지스터 NM13는 채널 길이가 짧기 때문에, 기생 바이폴라 트랜지스터는 베이스 폭이 작아 빠르게 턴 온 된다. 이때, 트리거 트랜지스터 NM13를 통해 흐르는 전류가 저항 RT에 의해 전압으로 변환되어 엔모스 트랜지스터 NM11의 게이트에 인가된다.Since the trigger transistor NM13 has a short channel length, the parasitic bipolar transistor has a small base width and is turned on quickly. At this time, the current flowing through the trigger transistor NM13 is converted into a voltage by the resistor RT and applied to the gate of the NMOS transistor NM11.

따라서, ESD 보호용 엔모스 트랜지스터 NM11는 빠른 턴 온 시점을 갖게되어 낮은 전압에서도 ESD 보호 동작을 시작 할 수 있다. 이때, 저항 RT과 트리거 트랜지스터 NM13의 값을 적절히 조절한다면 트리거 트랜지스터 NM13의 손상을 방지하고, ESD 보호용 엔모스 트랜지스터 NM11만을 통하여 ESD 동작을 수행할 수 있다.Thus, the NMOS transistor NM11 for ESD protection has a fast turn-on time, enabling ESD protection to begin at low voltages. At this time, if the values of the resistor RT and the trigger transistor NM13 are properly adjusted, the damage of the trigger transistor NM13 can be prevented and the ESD operation can be performed only through the ESD protection NMOS transistor NM11.

이상에서 살펴본 바와 같이, 본 발명에 따른 ESD 보호 회로는, 채널 길이가 짧은 트리거 트랜지스터 및 저항을 사용하여 ESD 보호용 엔모스 트랜지스터를 빠르게 턴 온 시킴으로써 ESD에 대한 내성을 향상시킬 수 있는 효과가 있다.As described above, the ESD protection circuit according to the present invention has an effect of improving resistance to ESD by quickly turning on the ESD protection NMOS transistor using a trigger transistor and a resistor having a short channel length.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims

An input pad to which an input signal is input;

An input buffer for transmitting a signal input from the input pad to an internal circuit;

A resistor coupled between the input pad and the input buffer;

ESD protection means coupled between the input pad and the common node of the resistor and ground; And

ESD protection circuitry comprising trigger means for driving said ESD protection means.

The method of claim 1,

ESD protection circuit, characterized in that consisting of a transistor.

The method of claim 1,

The trigger means,

And a trigger transistor and a resistor connected in series between the input pad and the common node of the resistor and ground, wherein a voltage at the common node of the trigger transistor and the resistor drive the ESD protection means.

The method of claim 3, wherein

And the gate of the trigger transistor is connected to ground.

The method of claim 3, wherein

And the trigger transistor has a low threshold voltage.