KR20040007904A - Anti fuse control circuit - Google Patents
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Abstract
Description
본 발명은 안티퓨즈 제어 회로에 관한 것으로, 특히 안티퓨즈에 인가되는 전압 레벨을 제어하여 저항 증가로 인한 오동작을 방지할 수 있도록 하는 안티퓨즈 제어 회로에 관한 것이다The present invention relates to an antifuse control circuit, and more particularly, to an antifuse control circuit for controlling a voltage level applied to an antifuse to prevent malfunction due to an increase in resistance.
도 1은 종래의 안티퓨즈 제어 회로의 일예를 나타내는 회로도이다.1 is a circuit diagram showing an example of a conventional antifuse control circuit.
도 1에서 안티퓨즈 제어 회로는 파워 업 신호 pwrup를 반전하여 출력하는 인버터 IV1과, 외부 전원전압 VEXT 인가단과 노드 nd0 사이에 연결되어 게이트를 통해 인버터 IV1의 출력신호가 인가되는 PMOS트랜지스터 P1을 구비한다. 그리고, 외부 전원전압 VEXT 인가단과 PMOS트랜지스터 P3 사이에 연결되어 게이트를 통해 프로그램 신호 pg가 인가되는 PMOS트랜지스터 P2를 구비한다.In FIG. 1, the antifuse control circuit includes an inverter IV1 for inverting and outputting a power-up signal pwrup, and a PMOS transistor P1 connected between an external power supply voltage VEXT applying terminal and a node nd0 to which an output signal of the inverter IV1 is applied through a gate. . A PMOS transistor P2 is connected between the external power supply voltage VEXT applying stage and the PMOS transistor P3 to which the program signal pg is applied through the gate.
또한, PMOS트랜지스터 P3는 노드 nd0과 안티퓨즈 f1사이에 연결되어 게이트를 통해 접지전압이 인가된다. 여기서, 안티퓨즈 f1는 PMOS트랜지스터 P3와 백 바이어스 전압 vbbf 인가단 사이에 연결된다.In addition, the PMOS transistor P3 is connected between the node nd0 and the antifuse f1 to apply a ground voltage through the gate. Here, the antifuse f1 is connected between the PMOS transistor P3 and the back bias voltage vbbf applying end.
또한, 노드 nd0의 출력단에는 PMOS트랜지스터 P4,P5와 NMOS트랜지스터 N1,N2가 크로스 커플드 구조로 형성되고 인버터 IV2,IV3를 구비한 래치부 R1가 연결된다. 그리고, 인버터 IV4는 래치부 R1의 출력을 반전하여 출력신호 anti_anz를 출력한다.In addition, PMOS transistors P4 and P5 and NMOS transistors N1 and N2 are formed in a cross-coupled structure at the output terminal of the node nd0, and a latch part R1 including inverters IV2 and IV3 is connected. Inverter IV4 inverts the output of latch portion R1 and outputs output signal anti_anz.
이러한 구성을 갖는 종래의 안티퓨즈 제어 회로의 동작 과정을 크게 프로그램 모드와 일반 동작 모드로 구분하여 설명하면 다음과 같다.An operation process of a conventional anti-fuse control circuit having such a configuration will be described as follows, largely divided into a program mode and a general operation mode.
먼저, 프로그램 모드일 경우, 안티퓨즈 f1를 끊을 때 프로그램 신호 pg가 로우가 된다. 그리고, 외부 전원전압 VEXT를 5V 이상 인가하면 노드 nd0이 외부 전원전압 VEXT 레벨이 된다.First, in the program mode, the program signal pg goes low when the antifuse f1 is turned off. When the external power supply voltage VEXT is applied at 5V or more, the node nd0 becomes the external power supply voltage VEXT level.
이때, 백 바이어스 전압 vbbf의 레벨은 로우 백 바이어스 전압(LVBB;Low back gate bias)인 -3V 이하가 된다. 여기서, LVBB는 내부 전압 발생기(미도시)에서 공급되는 전압이다.At this time, the level of the back bias voltage vbbf is equal to or less than −3 V, which is a low back gate bias (LVBB). Here, LVBB is a voltage supplied from an internal voltage generator (not shown).
종래의 안티퓨즈 제어회로는 상술된 프로그램 모드의 동작시 안티퓨즈 f1가 과도한 스트레스로 인해 깨지게 되어 저항이 매우 작은 쇼트(Short) 상태로 된다.In the conventional antifuse control circuit, the antifuse f1 is broken due to excessive stress during the operation of the program mode described above, resulting in a short state in which the resistance is very small.
한편, 일반 동작 모드일 경우에는, 프로그램 신호 pg가 하이가 되어 파워 업 신호 pwrup에 의해 노드 nd0의 전압 값이 정해지게 된다. 이때, 백 바이어스 전압 vbbf 인가되는 노드는 접지전압 VSS 상태가 된다.On the other hand, in the normal operation mode, the program signal pg becomes high and the voltage value of the node nd0 is determined by the power-up signal pwrup. At this time, the node to which the back bias voltage vbbf is applied becomes the ground voltage VSS state.
여기서, 안티퓨즈 f1가 프로그램 되어 있지 않다면 래치 R1에 의해 하이 레벨을 유지하게 되고, 인버터 IV4에 의해 래치 R1의 출력이 반전되어 출력신호anti_anz가 로우가 된다.Here, if the antifuse f1 is not programmed, the high level is maintained by the latch R1, and the output of the latch R1 is inverted by the inverter IV4, and the output signal anti_anz becomes low.
그리고, 안티퓨즈 f1가 프로그램 되어 있는 상태일 때 다른 안티퓨즈를 끊기 위한 프로그램 모드에서 PMOS트랜지스터 P3는 게이트와 소스 간의 전압 Vgs이 문턱전압 Vt보다 작으므로 안티퓨즈 f1로부터 인가되는 LVBB가 노드 nd0 쪽으로 인가되는 것을 방지한다.In the PMOS transistor P3, when the anti-fuse f1 is programmed, the PMOS transistor P3 is applied to the node nd0 because the voltage Vgs between the gate and the source is smaller than the threshold voltage Vt. Prevent it.
그런데, 이러한 안티퓨즈 f1가 프로그램된 상태에서 일반 동작 모드일 경우, 노드 nd0의 값은 접지전압 VSS가 아닌 PMOS트랜지스터 P3의 문턱전압 Vt의 값을 갖게 된다.However, when the anti-fuse f1 is programmed in the normal operation mode, the node nd0 has the threshold voltage Vt of the PMOS transistor P3 instead of the ground voltage VSS.
따라서, 노드 nd0의 전위가 문턱전압 Vt값을 갖게 되면 로우 데이타를 래치 R1을 통해 정확히 출력하기 위해서는 래치 R1의 크기를 고려해야 한다. 그런데, 안티퓨즈 f1의 특징에 따라 시간이 지나게 되면 저항이 증가하게 되고, 이러한 저항의 증가에 따라 노드 nd0의 출력을 정확히 출력하지 못하게 되어 오동작을 유발하는 경우가 발생한다.Therefore, when the potential of the node nd0 has a threshold voltage Vt, the size of the latch R1 must be considered in order to accurately output the row data through the latch R1. However, according to the characteristics of the antifuse f1, the resistance increases as time passes, and as the resistance increases, the output of the node nd0 cannot be outputted correctly, which causes a malfunction.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 안티퓨즈가 프로그램된 경우 안티퓨즈의 전원 인가단의 레벨을 접지전압으로 그라운드 시킴으로써 저항의 증가로 인한 오동작을 방지하도록 하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and when the anti-fuse is programmed, the object of the present invention is to prevent a malfunction due to an increase in resistance by grounding the level of the power supply terminal of the anti-fuse to a ground voltage.
도 1은 종래의 안티퓨즈 제어 회로의 회로도.1 is a circuit diagram of a conventional antifuse control circuit.
도 2는 본 발명에 따른 안티퓨즈 제어 회로의 회로도.2 is a circuit diagram of an antifuse control circuit in accordance with the present invention.
상기한 목적을 달성하기 위한 본 발명의 안티퓨즈 제어 회로는, 파워 업 신호의 상태에 따라 출력노드에 전원전압을 선택적으로 인가하는 제 1전원전압 인가부와, 프로그램 신호의 상태에 따라 출력노드에 전원전압을 선택적으로 인가하는 제 2전원전압 인가부와, 출력노드와 안티퓨즈 사이에 연결되어 프로그램 신호의 입력시 인가되는 로우 백바이어스 전압을 차단하는 제 1스위칭부 및 제 1스위칭 소자와 병렬 연결되어 프로그램 신호의 상태에 따라 안티퓨즈에 인가되는 전원전압을 선택적으로 제어하는 제 2스위칭부를 구비함을 특징으로 한다.The anti-fuse control circuit of the present invention for achieving the above object, the first power supply voltage applying unit for selectively applying the power supply voltage to the output node in accordance with the state of the power-up signal, and the output node in accordance with the state of the program signal A second power supply voltage supply unit for selectively applying a power supply voltage, and a parallel connection between the first switching unit and the first switching device connected between the output node and the anti-fuse to cut off the low back bias voltage applied when the program signal is input. And a second switching unit for selectively controlling a power supply voltage applied to the anti-fuse according to the state of the program signal.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
도 2는 본 발명에 따른 안티퓨즈 제어 회로의 회로도이다.2 is a circuit diagram of an antifuse control circuit according to the present invention.
본 발명은 파워 업 신호 pwrup를 반전하여 출력하는 인버터 IV5와, 외부 전원전압 VEXT 인가단과 노드 nd1 사이에 연결되어 게이트를 통해 인버터 IV5의 출력신호가 인가되는 PMOS트랜지스터 P6을 구비한다. 그리고, 외부 전원전압 VEXT 인가단과 전송게이트 T1 사이에 연결되어 게이트를 통해 프로그램 신호 pg가 인가되는 PMOS트랜지스터 P7를 구비한다.The present invention includes an inverter IV5 for inverting and outputting a power-up signal pwrup, and a PMOS transistor P6 connected between an external power supply voltage VEXT applying terminal and a node nd1 to which an output signal of the inverter IV5 is applied through a gate. A PMOS transistor P7 is connected between the external power supply voltage VEXT applying terminal and the transmission gate T1 to apply the program signal pg through the gate.
또한, PMOS트랜지스터 P8은 노드 nd1과 안티퓨즈 f2 사이에 연결되어 게이트를 통해 접지전압이 인가된다. NMOS트랜지스터 N3는 노드 nd1과 안티퓨즈 f2 사이에 연결되어 게이트를 통해 백 바이어스 전압 vbbf 및 전원전압 vbba가 인가된다.In addition, the PMOS transistor P8 is connected between the node nd1 and the antifuse f2 so that a ground voltage is applied through the gate. The NMOS transistor N3 is connected between the node nd1 and the antifuse f2 so that the back bias voltage vbbf and the power supply voltage vbba are applied through the gate.
그리고, 안티퓨즈 f2는 NMOS트랜지스터 N3과 백 바이어스 전압 vbbf 인가단 사이에 연결된다. 또한, 노드 nd1의 출력단에는 PMOS트랜지스터 P9,P10와 NMOS트랜지스터 N4,N5가 크로스 커플드 구조로 형성되고 인버터 IV6,IV7를 구비한 래치부 R2가 연결된다. 그리고, 인버터 IV8는 래치부 R2의 출력을 반전하여 출력신호anti_anz를 출력한다.The antifuse f2 is connected between the NMOS transistor N3 and the back bias voltage vbbf applying end. In addition, PMOS transistors P9 and P10 and NMOS transistors N4 and N5 are formed in a cross-coupled structure at the output terminal of the node nd1, and a latch unit R2 including inverters IV6 and IV7 is connected. Inverter IV8 inverts the output of latch portion R2 and outputs output signal anti_anz.
여기서, 프로그램 모드일 경우 백 바이어스 전압 vbbf가 LVBB 레벨인 -3V의 전압값을 갖고, NMOS트랜지스터 N3에 인가되는 전원전압 vbba도 역시 LVBB 레벨을 유지한다. 반면에, 일반 동작 모드일 경우 백 바이어스 전압 vbbf의 레벨이 접지전압 VSS 레벨로 되고, NMOS트랜지스터 N3에 인가되는 전원전압 vbba은 NMOS트랜지스터 N3를 턴온시킬 수 있는 외부 전원전압 VEXT 레벨이 된다.Here, in the program mode, the back bias voltage vbbf has a voltage value of −3V, which is the LVBB level, and the power supply voltage vbba applied to the NMOS transistor N3 also maintains the LVBB level. On the other hand, in the normal operation mode, the level of the back bias voltage vbbf becomes the ground voltage VSS level, and the power supply voltage vbba applied to the NMOS transistor N3 becomes an external power supply voltage VEXT level capable of turning on the NMOS transistor N3.
이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다.Referring to the operation of the present invention having such a configuration as follows.
먼저, 프로그램 모드일 경우, 안티퓨즈 f2를 끊을 때 프로그램 신호 pg가 로우가 되면 PMOS트랜지스터 P7이 턴온된다. 그리고, 파워 업 신호 pwrup가 인에이블 된 상태에서 PMOS트랜지스터 P6이 인에이블 되고, 외부 전원전압 VEXT를 5V 이상 인가하면 노드 nd1이 외부 전원전압 VEXT 레벨이 된다.First, in the program mode, when the anti-fuse f2 is turned off, the PMOS transistor P7 is turned on if the program signal pg goes low. When the power-up signal pwrup is enabled, the PMOS transistor P6 is enabled, and when the external power supply voltage VEXT is applied to 5V or more, the node nd1 becomes the external power supply voltage VEXT level.
이때, 백 바이어스 전압 vbbf의 레벨은 LVBB로 -3V가 된다. 그리고, 전원전압 vbba 역시 백 바이어스 전압 vbbf과 동일하게 LVBB 레벨이 된다. 따라서, 안티퓨즈 f2가 쇼트되면서 회로 내부로 전압 경로가 형성되지 않게 된다.At this time, the level of the back bias voltage vbbf becomes -3V as LVBB. The power supply voltage vbba also becomes the LVBB level in the same manner as the back bias voltage vbbf. Therefore, the anti-fuse f2 is shorted so that no voltage path is formed in the circuit.
한편, 일반 동작 모드일 경우에는, 프로그램 신호 pg가 하이가 되어 파워 업 신호 pwrup에 의해 노드 nd1의 전압 값이 정해지게 된다. 이때, 백 바이어스 전압 vbbf 인가되는 노드는 접지전압 VSS 상태가 된다. 그리고, 전원전압 vbba의 구동전압은 NMOS트랜지스터 N3를 턴온시킬 수 있는 외부 전원전압 VEXT 레벨이 된다.On the other hand, in the normal operation mode, the program signal pg becomes high and the voltage value of the node nd1 is determined by the power-up signal pwrup. At this time, the node to which the back bias voltage vbbf is applied becomes the ground voltage VSS state. The driving voltage of the power supply voltage vbba becomes an external power supply voltage VEXT level capable of turning on the NMOS transistor N3.
여기서, 안티퓨즈 f2가 프로그램 되어 있지 않다면 래치 R2에 의해 하이 레벨을 유지하게 되고, 인버터 IV8에 의해 래치 R2의 출력이 반전되어 출력신호anti_anz가 로우가 된다.Here, if the antifuse f2 is not programmed, the high level is maintained by the latch R2, and the output of the latch R2 is inverted by the inverter IV8, and the output signal anti_anz becomes low.
반면에, 안티퓨즈 f2가 프로그램 되어 있다면 백 바이어스 vbbf전압 노드가 접지전압 VSS의 상태가 된다. 이때, 파워 업 신호 pwrup가 로우로 천이하게 되면 노드 nd1의 전위가 로우가 되어 래치 R2가 저장하고 있는 하이 상태의 신호가 로우의 상태가 된다. 따라서, 래치 R2의 출력신호는 인버터 IV8에 의해 반전되어 출력신호 anti_anz가 하이로 출력된다.On the other hand, if the antifuse f2 is programmed, the back bias vbbf voltage node is in the state of the ground voltage VSS. At this time, when the power-up signal pwrup goes low, the potential of the node nd1 becomes low, and the high state signal stored by the latch R2 becomes low. Therefore, the output signal of the latch R2 is inverted by the inverter IV8 so that the output signal anti_anz is output high.
따라서, 안티퓨즈 f2가 프로그램된 상태에서 일반 동작 모드일 경우, 노드 nd1의 값이 접지전압 VSS의 상태를 유지하게 되어 안티퓨즈 f2의 저항 증가로 인해 발생하는 오동작을 방지할 수 있게 된다.Therefore, when the anti-fuse f2 is in the normal operation mode in the programmed state, the value of the node nd1 maintains the state of the ground voltage VSS, thereby preventing malfunctions caused by an increase in the resistance of the anti-fuse f2.
이상에서 설명한 바와 같이, 본 발명은 안티퓨즈의 저항 증가로 인해 발생하는 오동작을 방지할 수 있으며, 안티퓨즈의 신뢰성 문제를 개선할 수 있도록 하는 효과를 제공한다.As described above, the present invention can prevent the malfunction caused by the increased resistance of the anti-fuse, and provides an effect to improve the reliability problem of the anti-fuse.
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