KR20040006768A - Semiconductor memory device - Google Patents

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Abstract

PURPOSE: A semiconductor memory device is provided to judge whether a period of an oscillation signal of a self refresh ring oscillator is normal by monitoring an output oscillation signal of the self refresh ring oscillator using a DQ pad using an output buffer. CONSTITUTION: A plurality of tuning signal generation units(10) output a plurality of tuning signals by tuning an address and a test mode enable signal enabled in a special test mode. A decoding unit(20) outputs a plurality of selection signals by decoding the above plurality of tuning signals. A self refresh ring oscillation unit(30) controls a period of a self refresh oscillation signal and then outputs it according to the above plurality of control signals. And an output buffer(40) outputs the self refresh oscillation signal by the above test mode enable signal.

Description

반도체 메모리 장치{Semiconductor memory device}Semiconductor memory device

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 스페셜 테스트 모드에 진입하게 되면 셀프 리프레시 커런트 양을 좌우하는 셀프 리프레시 링 발진기의 주기를 외부에서 인가하는 어드레스에 따라 내부 지연 값을 변화시켜, 셀프 리프레시 링 발진기의 출력을 출력 버퍼의 출력 단자로 출력하여 셀프 리프레시 링 발진기 주기의 정상 동작 여부를 웨이퍼 레벨 및 패키지 레벨에서 판독이 가능한 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device. More specifically, when the special test mode is entered, the internal delay value is changed according to an address applied from the outside of the self refresh ring oscillator which determines the amount of self refresh current. The present invention relates to a semiconductor memory device capable of reading at a wafer level and a package level whether or not a self-refresh ring oscillator cycle is normally operated by outputting an output of a refresh ring oscillator to an output terminal of an output buffer.

일반적으로 이동 장치(mobile application)의 사용이 증가함에 따라 저전력 메모리 장치를 사용해야 하는 필요성이 증가한다.In general, as the use of mobile applications increases, the need to use low power memory devices increases.

도 1은 종래 기술에 따른 반도체 메모리 장치의 셀프 리프레시 회로 부분을 나타낸 블록도이다.1 is a block diagram illustrating a portion of a self refresh circuit of a semiconductor memory device according to the prior art.

반도체 메모리 장치는, 메탈 또는 퓨즈 옵션에 의해 저항 값을 조절하여 일정한 주기를 갖는 셀프 리프레시 발진신호 OSC를 출력하는 셀프 리프레시 링 발진기(1)와, 셀프 리프레시 발진신호 OSC에 동기하여 데이터를 출력하는 출력 버퍼(2)를 포함한다.The semiconductor memory device has a self-refresh ring oscillator 1 that outputs a self-refresh oscillation signal OSC having a constant period by adjusting a resistance value by a metal or fuse option, and an output that outputs data in synchronization with the self-refresh oscillation signal OSC. It includes a buffer (2).

종래 기술의 반도체 메모리 장치는 셀프 리프레시 전류 IDD6의 소모량이 저전력 소비 DRAM의 판단 기준이 되는 기준 값이 되는데, 셀프 리프레시 전류 IDD6 테스트를 수행할 때 불량이 발생될 경우, 즉 셀프 리프레시 전류 IDD6가 2㎃ 이상이 되는 경우, 제조 과정의 문제 때문에 발생된 불량인지 또는 고집적화 됨에 따라 발생되는 반도체 메모리 장치의 물성 변화 및 주변 회로들의 동작에 의한 노이즈 커플링 효과(noise coupling effect) 등에 의해 발생된 셀프 리프레시 링 발진기(1)의 주기가 변화되어 정상 동작을 하지 못하는 불량인지 정확히 판별할 수 없는 문제점이 있다. 여기서, 셀프 리프레시 링 발진기(1)의 주기 변화를 판별하는 방법은 셀프 리프레시 동작을 수행한 후 반도체 메모리 장치가 소모하는 외부 공급 전원 VEXT의 AC 변화(오실로스코프(oscilloscope)로 외부 공급 전원 VEXT 파형의 변화를 관찰한다)를 보고 셀프 리프레시 링 발진기(1)의 주기를 간접 판별하는 방법이 있다.In the conventional semiconductor memory device, the self-refresh current IDD6 consumption becomes a reference value for determining the low power consumption DRAM. When a defect occurs when the self-refresh current IDD6 test is performed, that is, the self-refresh current IDD6 is 2 ㎃. In case of abnormality, the self-refresh ring oscillator generated by the noise coupling effect caused by the change of the physical properties of the semiconductor memory device and the peripheral circuits caused by the high integration or the defect caused by the manufacturing process problem. There is a problem that it is impossible to accurately determine whether or not the cycle of (1) is a failure that does not perform normal operation. Here, the method for determining the cycle change of the self-refresh ring oscillator 1 is the AC change of the external power supply VEXT consumed by the semiconductor memory device after performing the self-refresh operation (change of the external power supply VEXT waveform by an oscilloscope). Observing (), and indirectly determine the period of the self-refresh ring oscillator (1).

그러나, 이러한 판별 방법은, 전류 소모가 많은 다른 동작들, 예를 들어 내부 전원전압을 만들기 위한 펌핑 동작 등과의 구별이 어렵기 때문에, 이의 검증을 위한 내부 검증(internal probing)을 위한 셀프 리프레시 링 발진기(1)의 주기를 변화시키는 실험 또는 마스트(mask) 재 작업 등과 같은 추가적인 작업을 수행해야 하는 문제점이 있다.However, this discrimination method is difficult to distinguish from other current-consuming operations, for example, a pumping operation to generate an internal power supply voltage, and thus, a self-refresh ring oscillator for internal probing for verification thereof. There is a problem in that additional work such as an experiment or mask rework that changes the period of (1) must be performed.

상기 문제점을 해결하기 위한 본 발명의 목적은, 스페셜 테스트 모드에 진입하면, 셀프 리프레시 링 발진기의 주기를 외부에서 입력되는 어드레스에 의해 내부 지연 값을 변화시켜 생성되는 셀프 리프레시 링 발진기의 출력 발진신호를 출력 버퍼를 이용하여 DQ 패드를 이용하여 모니터링 함으로써 셀프 리프레시 링 발진기의 발진신호의 주기가 정상인지 여부를 웨이퍼 레벨 및 패키지 레벨에서 판독할 수 있는 것이다.An object of the present invention for solving the above problems is, when entering the special test mode, the output oscillation signal of the self-refreshing ring oscillator generated by changing the internal delay value by the address input from the outside of the self-refreshing ring oscillator By monitoring the output buffer using the DQ pad, it is possible to read at the wafer level and the package level whether the period of the oscillation signal of the self-refresh ring oscillator is normal.

도 1은 종래 기술에 따른 반도체 메모리 장치의 셀프 리프레시 회로 부분을 나타낸 블록도.1 is a block diagram showing a portion of a self refresh circuit of a semiconductor memory device according to the prior art;

도 2는 본 발명에 따른 반도체 메모리 장치를 나타낸 블록도.2 is a block diagram illustrating a semiconductor memory device according to the present invention.

도 3은 도 2에 도시된 튜닝부(10)의 상세 회로도.FIG. 3 is a detailed circuit diagram of the tuning unit 10 shown in FIG. 2.

도 4는 도 2에 도시된 셀프 리프레시 링 발진기를 나타낸 블록도.FIG. 4 is a block diagram illustrating the self refresh ring oscillator shown in FIG. 2.

도 5는 도 2에 도시된 출력 버퍼를 나타낸 상세 회로도.FIG. 5 is a detailed circuit diagram illustrating the output buffer shown in FIG. 2. FIG.

도 6a 및 도 6b는 도 2에 도시된 반도체 메모리 장치의 동작 타이밍도6A and 6B are timing diagrams of operations of the semiconductor memory device illustrated in FIG. 2.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는,The semiconductor memory device of the present invention for achieving the above object,

스페셜 테스트 모드에서 인에이블 되는 테스트 모드 인에이블 신호 및 어드레스를 튜닝(tuning)하여 복수개의 튜닝 신호를 출력하는 복수개의 튜닝 신호 발생수단;A plurality of tuning signal generating means for tuning a test mode enable signal and an address enabled in the special test mode to output a plurality of tuning signals;

상기 복수개의 튜닝 신호를 디코딩하여 복수개의 선택신호를 출력하는 디코딩수단;Decoding means for decoding the plurality of tuning signals and outputting a plurality of selection signals;

상기 복수개의 선택신호에 따라 셀프 리프레시 발진신호의 주기를 조절하여출력하는 셀프 리프레시 링 발진 수단;Self refresh ring oscillation means for adjusting and outputting a period of the self refresh oscillation signal according to the plurality of selection signals;

상기 테스트 모드 인에이블 신호에 의해 셀프 리프레시 발진신호를 출력하는 출력 버퍼를 포함하는 것을 특징으로 한다.And an output buffer configured to output a self refresh oscillation signal by the test mode enable signal.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 반도체 메모리 장치를 나타낸 블록도이다.2 is a block diagram illustrating a semiconductor memory device according to the present invention.

반도체 메모리 장치는, 테스트 모드 인에이블 신호 TMEN 및 어드레스 AN<0:1>를 튜닝(tuning)하여 튜닝 신호 CUT<0:1> 및 CUTB<0:1>를 출력하는 튜닝부(10)와, 튜닝 신호 CUT<0:1> 및 CUTB<0:1>를 디코딩하여 선택신호 S<0:3>를 출력하는 디코딩부(20)와, 선택신호 S<0:3>에 따라 발진신호 OSC의 주기를 조절하여 출력하는 셀프 리프레시 링 발진기(30)와, 테스트 모드 인에이블 신호 TMEN에 의해 발진신호 OSC를 출력하는 출력 버퍼(40)를 포함한다.The semiconductor memory device includes a tuning unit 10 for tuning a test mode enable signal TMEN and an address AN <0: 1> and outputting tuning signals CUT <0: 1> and CUTB <0: 1>; A decoding unit 20 for decoding the tuning signals CUT <0: 1> and CUTB <0: 1> and outputting the selection signals S <0: 3>, and the oscillation signal OSC in accordance with the selection signals S <0: 3>. And a self-refresh ring oscillator 30 for adjusting and outputting the period, and an output buffer 40 for outputting the oscillation signal OSC by the test mode enable signal TMEN.

튜닝부(10)는, 테스트 모드 인에이블 신호 TMEN 및 어드레스 AN<0>를 튜닝(tuning)하여 튜닝 신호 CUT<0> 및 CUTB<0>를 출력하는 튜닝부(11)와, 테스트 모드 인에이블 신호 TMEN 및 어드레스 AN<1>를 튜닝(tuning)하여 튜닝 신호 CUT<1> 및 CUTB<1>를 출력하는 튜닝부(12)를 포함한다.The tuning unit 10 includes a tuning unit 11 for tuning the test mode enable signal TMEN and the address AN <0> and outputting the tuning signals CUT <0> and CUTB <0>, and a test mode enable. And a tuning unit 12 for tuning the signal TMEN and the address AN <1> to output the tuning signals CUT <1> and CUTB <1>.

도 3은 도 2에 도시된 튜닝부(10)의 상세 회로도이다. 여기서는 어드레스 AN<0>와 테스트 모드 인에이블 신호 TMEN에 따라 튜닝하는 회로를 도시하였다. 또한, 다른 어드레스 AN<1>를 튜닝하는 회로도 도 3과 동일하게 구성되기 때문에 여기서는 그의 상세한 도면과 설명은 생략하기로 한다.3 is a detailed circuit diagram of the tuning unit 10 shown in FIG. 2. Here, a circuit is tuned according to the address AN <0> and the test mode enable signal TMEN. In addition, since the circuit for tuning the other address AN <1> is configured in the same manner as in Fig. 3, its detailed drawing and description will be omitted here.

튜닝부(11)는, 테스트 모드 인에이블 신호 TMEN 및 어드레스 AN<0>를 부정 논리 곱하는 낸드게이트 ND1와, 낸드게이트 ND1의 출력을 순차 반전하는 두 개의 인버터 INV1, INV2와, 공통 소오스에 외부 전원전압 VEXT가 인가되고, 크로스 커플드(cross coupled) 연결된 두 개의 피모스 트랜지스터 PM1, PM2와, 두 개의 피모스 트랜지스터 PM1, PM2의 드레인에 공통으로 드레인이 연결되고, 공통 소오스가 접지 전원전압 VSS에 연결되고, 두 개의 인버터 INV1, INV2의 출력신호가 각각 게이트에 인가되는 두 개의 엔모스 트랜지스터 NM1, NM2와, 피모스 트랜지스터 PM2와 엔모스 트랜지스터 NM2의 공통 드레인의 전위를 반전시키는 인버터 INV3와, 인버터 INV3의 출력단자에 연결되어 출력단자의 전위를 충전 또는 방전하는 캐패시터 C1와, 인버터 INV3의 출력신호를 순차 반전시켜 튜닝 신호 CUT<0>, CUTB<0>를 출력하는 세 개의 인버터 INV4, INV5, INV6와, 인버터 INV4의 출력단자의 전위에 따라 인버터 INV3의 출력단자를 접지전위로 설정하는 엔모스 트랜지스터 NM4를 포함한다.The tuning unit 11 includes a NAND gate ND1 that performs a negative logic multiplication on the test mode enable signal TMEN and the address AN <0>, two inverters INV1 and INV2 that sequentially invert the output of the NAND gate ND1, and an external power supply to a common source. The voltage VEXT is applied, the drain is commonly connected to the two PMOS transistors PM1 and PM2 cross-coupled and the drains of the two PMOS transistors PM1 and PM2, and the common source is connected to the ground supply voltage VSS. An inverter INV3 connected to and inverting the potentials of the two NMOS transistors NM1 and NM2 to which the output signals of the two inverters INV1 and INV2 are respectively applied to the gate, the PMOS transistor PM2 and the NMOS transistor NM2, and an inverter Capacitor C1 connected to the output terminal of INV3 and charging or discharging the potential of the output terminal and the output signal of the inverter INV3 are sequentially inverted to tune the signal CUT < 0>, three inverters INV4, INV5, INV6 for outputting CUTB <0>, and an NMOS transistor NM4 for setting the output terminal of the inverter INV3 to ground potential in accordance with the potential of the output terminal of the inverter INV4.

정상 동작인 경우, 테스트 모드 인에이블 신호 TMEN 및 어드레스 AN<0>가 모두 로우 레벨이므로 인버터 INV2의 출력 전위가 하이 레벨이 된다.In normal operation, since the test mode enable signal TMEN and the address AN <0> are both at low level, the output potential of the inverter INV2 is at a high level.

따라서, 엔모스 트랜지스터 NM2가 턴 온 되고, 피모스 트랜지스터 PM2와 엔모스 트랜지스터 NM2의 공통 드레인의 전위를 로우 레벨로 설정한다.Therefore, the NMOS transistor NM2 is turned on, and the potential of the common drain of the PMOS transistor PM2 and the NMOS transistor NM2 is set to a low level.

이어서, 인버터 INV3의 출력 신호는 외부 전원전압 VEXT 전위를 갖게 되어 튜닝신호 CUT<0> 및 CUTB<0>는 각각 로우 레벨과 하이 레벨이 된다.Subsequently, the output signal of the inverter INV3 has the external power supply voltage VEXT potential so that the tuning signals CUT <0> and CUTB <0> are at the low level and the high level, respectively.

이와 동일하게 다른 어드레스 AN<1>를 튜닝한 튜닝신호 CUT(1) 및 CUTB<1>는 각각 로우 레벨과 하이 레벨이 된다.Similarly, the tuning signals CUT 1 and CUTB <1> in which the other addresses AN <1> are tuned are at the low level and the high level, respectively.

도 4는 도 2에 도시된 셀프 리프레시 링 발진기를 나타낸 블록도이다.FIG. 4 is a block diagram illustrating the self refresh ring oscillator shown in FIG. 2.

셀프 리프레시 링 발진기(30)는, 디코딩부(20)의 선택신호 S<0:3>에 따라 셀프 리프레시 발진신호 OSC의 주기를 설정하기 위한 저항 값을 선택하는 선택부(31)와, 선택부(31)에 의해 저항 값이 조절되는 주기 조절부(32)와, 셀프 리프레시 인에이블 신호 SREF에 따라 주기 조절부(32)에 의해 조절된 저항 값에 따라 조절된 주기를 갖는 셀프 리프레시 발진신호 OSC를 출력하는 발진부(33)를 포함한다.The self refresh ring oscillator 30 includes a selector 31 for selecting a resistance value for setting a period of the self refresh oscillation signal OSC according to the selection signals S <0: 3> of the decoding unit 20, and a selection unit. The self regulating oscillation signal OSC having a period adjusting unit 32 in which the resistance value is adjusted by the 31 and a period adjusted in accordance with the resistance value adjusted by the period adjusting unit 32 in accordance with the self refresh enable signal SREF. It includes an oscillator 33 for outputting.

여기서, 주기 조절부(32)는, 외부 전원전압 VEXT과 접지 전원전압 VSS 사이에 직렬 연결된 게이트와 드레인이 공통 연결된 피모스 트랜지스터 PM3, 6개의 저항 R1∼R6 및 게이트와 드레인이 공통 연결된 엔모스 트랜지스터 NM4를 포함한다.Here, the cycle controller 32 includes a PMOS transistor PM3 having a common gate and drain connected in series between the external power supply voltage VEXT and a ground power supply voltage VSS, six resistors R1 to R6, and an NMOS transistor having a common gate and drain connection. NM4.

또한, 피모스 트랜지스터 PM3의 드레인 및 저항 R1의 공통 노드에서 셀프 리프레시 발진신호 OSC의 주기를 조절하는 주기 조절신호 UP가 출력되고, 엔모스 트랜지스터 NM4의 드레인 및 저항 R6의 공통 노드에서 셀프 리프레시 발진신호 OSC의 주기를 조절하는 주기 조절신호 DN가 출력된다.In addition, a cycle control signal UP for regulating the period of the self refresh oscillation signal OSC is output at the common node of the drain and the resistor R1 of the PMOS transistor PM3, and a self refresh oscillation signal is performed at the common node of the drain and the resistor R6 of the NMOS transistor NM4. The period control signal DN for adjusting the period of the OSC is output.

선택부(31)는 선택신호 S<0:3>에 따라 한 단자가 주기 조절부(32)의 저항 R1 및 저항 R2의 공통 노드에 연결되고, 다른 단자들이 각각 저항 R2 및 저항 R3의 공통 노드, 저항 R3 및 저항 R4의 공통 노드, 저항 R4 및 저항 R5의 공통 노드 및 저항 R5 및 저항 R6의 공통 노드에 연결된 네 개의 전송 게이트 TG0∼TG3를 포함한다. 여기서, 네 개의 전송 게이트 TG0∼TG3는 선택신호 S<0:3> 및 선택신호 S<0:3>가 네 개의 인버터 INV10∼INV13에 의해 반전된 신호에 의해 각각 제어된다.The selector 31 has one terminal connected to the common node of the resistor R1 and the resistor R2 of the period adjuster 32 according to the select signal S <0: 3>, and the other terminals are the common nodes of the resistor R2 and the resistor R3, respectively. And four transfer gates TG0 to TG3 connected to a common node of resistors R3 and R4, a common node of resistors R4 and R5, and a common node of resistors R5 and R6. Here, the four transfer gates TG0 to TG3 are controlled by signals in which the selection signals S <0: 3> and the selection signals S <0: 3> are inverted by the four inverters INV10 to INV13, respectively.

따라서, 튜닝 신호 CUT<0:1> 및 CUTB<0:1>를 디코딩한 선택신호 S<0:3>에 따라 네 개의 전송 게이트 TG0∼TG3가 주기 조절부(32)의 저항 값을 조절하는데, 예를 들어 튜닝 신호 CUTB<0> 및 CUTB<1>가 모두 로우 레벨인 경우 선택신호 S<3>가 하이 레벨로 활성화된다고 가정하면, 선택부(31)의 전송 게이트 TG3가 턴 온 되어 주기 조절부(32)의 저항 값은 저항 R1 및 저항 R6만을 더한 저항 값을 피모스 트랜지스터 PM3 및 엔모스 트랜지스터 NM4의 드레인을 통해 주기 조절 신호 UP, DN로써 출력한다.Accordingly, four transmission gates TG0 to TG3 adjust the resistance value of the periodic controller 32 according to the selection signals S <0: 3> decoded by the tuning signals CUT <0: 1> and CUTB <0: 1>. For example, when the tuning signals CUTB <0> and CUTB <1> are both at low level, assuming that the selection signal S <3> is activated at a high level, the transmission gate TG3 of the selection unit 31 is turned on. The resistance value of the adjusting unit 32 outputs the resistance value obtained by adding only the resistor R1 and the resistor R6 as the periodic control signals UP and DN through the drains of the PMOS transistor PM3 and the NMOS transistor NM4.

도 5는 도 2에 도시된 출력 버퍼를 나타낸 상세 회로도이다.FIG. 5 is a detailed circuit diagram illustrating the output buffer shown in FIG. 2.

출력 버퍼(40)는, 테스트 모드 인에이블 신호 TMEN에 따라 데이터를 출력하거나 셀프 리프레시 발진 신호 OSC를 출력하는 출력선택부(41)와, 출력선택부(41)에 의해 선택된 출력을 구동하는 출력 구동부(42)를 포함한다.The output buffer 40 includes an output selector 41 for outputting data or a self-refresh oscillation signal OSC in accordance with the test mode enable signal TMEN, and an output driver for driving the output selected by the output selector 41. (42).

여기서, 출력 선택부(41)는 테스트 모드 인에이블 신호 TMEN를 반전시키는 인버터 INV21와, 셀프 리프레시 발진신호 OSC를 반전시키는 인버터 INV22와, 인버터 INV21 및 인버터 INV22의 출력 신호를 부정 논리 합하는 노아 게이트 NOR11와, 노아게이트 NOR11의 출력신호를 반전시키는 인버터 INV23와, 풀업 신호 PU 및 인버터 INV23의 출력신호를 부정 논리 곱하는 낸드게이트 ND11와, 낸드게이트 ND11의 출력신호를 반전시켜 하이 레벨 출력 신호 HOS를 출력하는 인버터 INV24와, 테스트 모드 인에이블 신호 TMEN 및 인버터 INV22의 출력신호를 부정 논리 곱하는 낸드게이트 ND12와, 풀다운 신호 PD를 반전시키는 인버터 INV25와, 셀프 리프레시 발진신호 OSC 및 인버터 INV25의 출력신호를 부정 논리 합하는 노아게이트 NOR12와, 노아게이트 NOR12의 출력신호를 반전시키는 인버터 INV26와, 풀다운 신호 PD 및 인버터 INV21의 출력신호를 부정 논리 곱하는 낸드게이트 ND13와, 낸드게이트 ND12, 인버터 INV26 및 낸드게이트 ND13의 출력신호를 부정 논리 곱하여 로우 레벨 출력신호 LOS를 출력하는 낸드게이트 ND14를 포함한다.Here, the output selector 41 includes an inverter INV21 for inverting the test mode enable signal TMEN, an inverter INV22 for inverting the self-refresh oscillation signal OSC, a NOR gate NOR11 for negative logic sum of the output signals of the inverters INV21 and the inverter INV22, and Inverter INV23 that inverts the output signal of Noah gate NOR11, NAND gate ND11 that negatively multiplies the output signals of pull-up signal PU and inverter INV23, and inverter that inverts the output signal of NAND gate ND11 to output high level output signal HOS NAND gate NAND12 to negatively multiply INV24, output mode of test mode enable signal TMEN and inverter INV22, inverter INV25 to invert pull-down signal PD, and NOA to negative logic sum of output signals of self-refresh oscillation signal OSC and inverter INV25 Solve the gate NOR12 and the inverter INV26 that inverts the output signal of the NOR gate NOR12 And a NAND gate ND13 that negatively multiplies the output signals of the operation signal PD and the inverter INV21, and a NAND gate ND14 that outputs the low level output signal LOS by performing a negative logic multiplication on the output signals of the NAND gate ND12, the inverter INV26, and the NAND gate ND13.

출력 구동부(42)는 출력 구동 전원전압 VDDQ과 출력 접지 전원전압 VSSQ 사이에 직렬 연결되고, 게이트에 하이 레벨 출력 신호 HOS가 인가되는 피모스 트랜지스터 PM4 및 게이트에 로우 레벨 출력 신호 LOS가 인가되는 엔모스 트랜지스터 NM5를 포함하여, 피모스 트랜지스터 PM4 및 엔모스 트랜지스터 NM5의 공통 드레인의 전위가 출력 신호로써 입출력 패드 DQ로 출력된다.The output driver 42 is connected in series between the output driving power supply voltage VDDQ and the output ground power supply voltage VSSQ, PMOS transistor PM4 to which the high level output signal HOS is applied to the gate, and an NMOS to which the low level output signal LOS is applied to the gate. Including the transistor NM5, the potential of the common drain of the PMOS transistor PM4 and the NMOS transistor NM5 is output to the input / output pad DQ as an output signal.

따라서, 정상 모드인 경우, 테스트 모드 인에이블 신호 TMEN가 로우 레벨인 디스에이블 상태가 되어, 데이터 신호를 나타내는 풀업 신호 PU 및 풀다운 신호 PD가 출력 구동부(42)를 통해 입출력 패드 DQ로 출력되고, 스페셜 테스트 모드로 진입하여 테스트 모드 인에이블 신호 TMEN가 하이 레벨로 활성화된 상태에서는 셀프 리프레시 발진신호 OSC가 출력 구동부(42)를 통해 입출력 패드 DQ로 출력된다.Therefore, in the normal mode, the test mode enable signal TMEN is in the disabled state at the low level, and the pull-up signal PU and the pull-down signal PD representing the data signal are output to the input / output pad DQ through the output driver 42, and the special When entering the test mode and the test mode enable signal TMEN is activated at a high level, the self-refresh oscillation signal OSC is output to the input / output pad DQ through the output driver 42.

이와 같이 스페셜 테스트 모드로 진입하여 테스트 모드 인에이블 신호 TMEN가 하이 레벨이 된다.In this way, the special test mode is entered and the test mode enable signal TMEN becomes high level.

예를 들어, 어드레스 AN<0>가 하이 레벨이고, 어드레스 AN<1>가 로우 레벨이 된다고 가정하면, 튜닝부(11)에 의해 튜닝 신호 CUT<0>는 하이 레벨이 되고, 튜닝 신호 CUTB<0>는 로우 레벨이 되고, 튜닝부(12)에 의해 튜닝 신호 CUT<1>는 하이 레벨이 되고, 튜닝 신호 CUTB<1>는 로우 레벨이 된다.For example, assuming that address AN <0> is at high level and address AN <1> is at low level, tuning signal CUT <0> becomes high level by tuning section 11, and tuning signal CUTB < 0> becomes a low level, the tuning signal CUT <1> becomes a high level by the tuning part 12, and the tuning signal CUTB <1> becomes a low level.

따라서, 디코딩부(20)는 튜닝 신호 CUT<0> 및 CUT<1>가 모두 하이 레벨이기 때문에 선택신호 S<0>가 하이 레벨이 되어 선택부(31)의 전송 게이트 TG0를 턴 온 시켜, 주기 조절부(32)의 전체 저항 값은 저항 R1, R3, R4, R5, R6를 더한 저항 값이 되어, 발진부(33)는 주기 조절부(32)의 전체 저항 값에 해당하는 주기를 갖는 셀프 리프레시 발진신호 OSC를 발생한다.Therefore, since the tuning signal CUT <0> and the CUT <1> are both at the high level, the decoding unit 20 turns the selection signal S <0> high to turn on the transfer gate TG0 of the selection unit 31, The total resistance value of the period adjuster 32 is a resistance value obtained by adding resistors R1, R3, R4, R5, and R6, and the oscillator 33 has a self having a period corresponding to the total resistance value of the period adjuster 32. Generates a refresh oscillation signal OSC.

또한, 출력 버퍼(40)는 테스트 모드 인에이블 신호 TMEN에 따라 정상 모드일 때에는 풀업 신호 PU 및 풀다운 신호 PD에 따라 데이터를 출력하고, 스페셜 테스트 모드일 때에는 셀프 리프레시 발진신호 OSC를 출력한다.In addition, the output buffer 40 outputs data according to the pull-up signal PU and pull-down signal PD in the normal mode according to the test mode enable signal TMEN, and outputs the self refresh oscillation signal OSC in the special test mode.

도 6a는 도 2에 도시된 반도체 메모리 장치의 동작 타이밍도이다. 여기서는 선택신호<3>가 인에이블 되었을 경우이다.6A is an operation timing diagram of the semiconductor memory device shown in FIG. 2. In this case, the selection signal <3> is enabled.

도 6b는 도 2에 도시된 반도체 메모리 장치의 동작 타이밍도이다. 여기서는 선택신호<1>가 인에이블 되었을 경우이다.6B is an operation timing diagram of the semiconductor memory device shown in FIG. 2. In this case, the selection signal <1> is enabled.

이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치는, 스페셜 테스트 모드일 때 인에이블 되는 테스트 모드 인에이블 신호를 이용하여 셀프 리프레시 링 발진기의 동작을 테스트할 수 있기 때문에, 셀프 리프레시 전류 테스트의 결과가 패일일 경우, 이의 원인이 제품 제조 과정의 문제로 인한 불량인지 또는 고집적화 됨에 따라 발생하는 반도체 메모리 장치의 물성 변화와 주변 회로들의 동작에 의한 노이즈 커플링 효과(noise coupling effect) 등으로 인한 셀프 리프레시링 발진기의 주기 신호가 열화되어 주기가 증가 또는 감소하여 발생된 불량인지를 웨이퍼 레벨에서 간단하게 정확하기 판별할 수 있기 때문에 테스트를 위한 시간과 비용을 줄일 수 있는 효과가 있다.As described above, since the semiconductor memory device according to the present invention can test the operation of the self-refresh ring oscillator using the test mode enable signal enabled in the special test mode, the result of the self-refresh current test Is a failure due to defects in the product manufacturing process or due to high integration, the self-refreshing due to the noise coupling effect caused by the change of physical properties of the semiconductor memory device and the operation of peripheral circuits. Since the periodic signal of the ring oscillator is deteriorated, it can be easily and accurately determined at the wafer level whether or not a defect is caused by increasing or decreasing the period, thereby reducing the time and cost for the test.

또한, 패키지 레벨에서의 불량도 테스트 모드를 이용하여 입출력 패드 DQ를 통해 검증할 수 있기 때문에 소요되는 시간 및 비용을 줄일 수 있는 효과가 있다.In addition, the defect at the package level can be verified through the input / output pad DQ using the test mode, thereby reducing the time and cost required.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (9)

스페셜 테스트 모드에서 인에이블 되는 테스트 모드 인에이블 신호 및 어드레스를 튜닝(tuning)하여 복수개의 튜닝 신호를 출력하는 복수개의 튜닝 신호 발생수단;A plurality of tuning signal generating means for tuning a test mode enable signal and an address enabled in the special test mode to output a plurality of tuning signals; 상기 복수개의 튜닝 신호를 디코딩하여 복수개의 선택신호를 출력하는 디코딩수단;Decoding means for decoding the plurality of tuning signals and outputting a plurality of selection signals; 상기 복수개의 선택신호에 따라 셀프 리프레시 발진신호의 주기를 조절하여 출력하는 셀프 리프레시 링 발진 수단;Self-refresh ring oscillation means for adjusting and outputting a period of the self-refresh oscillation signal according to the plurality of selection signals; 상기 테스트 모드 인에이블 신호에 의해 셀프 리프레시 발진신호를 출력하는 출력 버퍼를 포함하는 것을 특징으로 하는 반도체 메모리 장치.And an output buffer configured to output a self refresh oscillation signal by the test mode enable signal. 제 1 항에 있어서,The method of claim 1, 상기 각 튜닝 신호 발생수단은,Each of the tuning signal generating means, 상기 테스트 모드 인에이블 신호 및 해당하는 어드레스를 부정 논리 곱하는 낸드게이트;A NAND gate negatively multiplying the test mode enable signal and a corresponding address; 상기 낸드게이트의 출력을 순차 반전하는 제1 인버터 및 제2 인버터;First and second inverters sequentially inverting the output of the NAND gate; 공통 소오스에 외부 전원전압이 인가되고, 크로스 커플드(cross coupled) 연결된 제1 피모스 트랜지스터 및 제2 피모스 트랜지스터;A first PMOS transistor and a second PMOS transistor having an external power supply voltage applied to a common source and cross-coupled thereto; 상기 제1 피모스 트랜지스터 및 제2 피모스 트랜지스터의 드레인에 각각 드레인이 연결되고, 공통 소오스가 접지 전원전압에 연결되고, 상기 제1 인버터 및 제2인버터의 출력신호가 각각 게이트에 인가되는 제1 엔모스 트랜지스터 및 제2 엔모스 트랜지스터;A first drain connected to a drain of each of the first PMOS transistor and the second PMOS transistor, a common source connected to a ground power supply voltage, and an output signal of the first inverter and the second inverter applied to a gate, respectively An NMOS transistor and a second NMOS transistor; 상기 제2 피모스 트랜지스터와 상기 제2 엔모스 트랜지스터의 공통 드레인의 전위를 반전시키는 제3 인버터;A third inverter for inverting a potential of a common drain of the second PMOS transistor and the second NMOS transistor; 상기 제3 인버터의 출력신호를 순차 반전시켜 상기 해당하는 튜닝 신호를 출력하는 홀수개의 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.And an odd number of inverters outputting the corresponding tuning signal by sequentially inverting the output signal of the third inverter. 제 2 항에 있어서,The method of claim 2, 상기 튜닝 신호 발생수단은,The tuning signal generating means, 상기 제3 인버터의 출력단자의 전위를 유지하기 위한 피드백 수단을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치.And a feedback means for maintaining the potential of the output terminal of the third inverter. 제 1 항에 있어서,The method of claim 1, 상기 셀프 리프레시 링 발진수단은,The self refresh ring oscillation means, 상기 디코딩수단의 복수개의 선택신호에 따라 상기 셀프 리프레시 발진신호의 주기를 설정하기 위한 저항 값을 선택하는 선택수단;Selection means for selecting a resistance value for setting a period of the self-refreshing oscillation signal according to a plurality of selection signals of the decoding means; 상기 선택수단에 의해 저항 값이 조절되는 주기 조절수단; 및Period adjusting means for adjusting the resistance value by the selecting means; And 셀프 리프레시 동작시에 인에이블 되는 셀프 리프레시 인에이블 신호에 따라 상기 주기 조절수단에 의해 조절된 저항 값에 따라 조절된 주기를 갖는 상기 셀프리프레시 발진신호를 출력하는 발진수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.And oscillating means for outputting said cell refresh oscillation signal having a period adjusted according to a resistance value adjusted by said period adjusting means in accordance with a self refresh enable signal enabled in a self refresh operation. Memory device. 제 4 항에 있어서,The method of claim 4, wherein 상기 주기 조절수단은,The period adjusting means, 외부 전원전압과 접지 전원전압 사이에 직렬 연결되고,Connected in series between the external power supply voltage and the ground power supply voltage, 게이트와 드레인이 공통 연결된 피모스 트랜지스터;A PMOS transistor having a gate and a drain connected in common; 복수개의 저항; 및A plurality of resistors; And 게이트와 드레인이 공통 연결된 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.And an NMOS transistor having a gate and a drain connected in common. 제 5 항에 있어서,The method of claim 5, wherein 상기 선택수단은,The selection means, 상기 복수개의 선택신호에 따라 한 단자가 상기 주기 조절수단의 상기 피모스 트랜지스터에 연결된 제1 저항 및 그 제1 저항에 연결된 제2 저항의 공통 노드에 연결되고, 다른 단자들이 각각 제3 저항 내지 제N 저항의 각 공통 노드에 연결된 복수개의 스위칭 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.One terminal is connected to a common node of a first resistor connected to the PMOS transistor of the period adjusting means and a second resistor connected to the first resistor according to the plurality of selection signals, and the other terminals are respectively the third resistor to the third resistor. And a plurality of switching means connected to each common node of the N resistors. 제 1 항에 있어서,The method of claim 1, 상기 출력 버퍼는,The output buffer, 상기 테스트 모드 인에이블 신호에 따라 데이터를 출력하거나 상기 셀프 리프레시 발진 신호를 출력하는 출력 선택수단;Output selection means for outputting data or outputting the self-refreshing oscillation signal in accordance with the test mode enable signal; 상기 출력선택수단에 의해 선택된 출력을 구동하는 출력 구동수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.And output driving means for driving an output selected by said output selecting means. 제 7 항에 있어서,The method of claim 7, wherein 상기 출력 선택수단은,The output selection means, 상기 테스트 모드 인에이블 신호를 반전시키는 제1 인버터;A first inverter inverting the test mode enable signal; 상기 셀프 리프레시 발진신호를 반전시키는 제2 인버터;A second inverter for inverting the self refresh oscillation signal; 상기 제1 인버터 및 상기 제2 인버터의 출력 신호를 부정 논리 합하는 제1 노아 게이트;A first NOR gate for negative logic sum of output signals of the first inverter and the second inverter; 상기 제1 노아게이트의 출력신호를 반전시키는 제3 인버터;A third inverter for inverting the output signal of the first NOR gate; 풀업 신호 및 상기 제3 인버터의 출력신호를 부정 논리 곱하는 제1 낸드게이트;A first NAND gate negatively multiplying a pull-up signal and an output signal of the third inverter; 상기 제1 낸드게이트의 출력신호를 반전시켜 하이 레벨 출력 신호를 출력하는 제 4 인버터;A fourth inverter outputting a high level output signal by inverting the output signal of the first NAND gate; 상기 테스트 모드 인에이블 신호 및 제2 인버터의 출력신호를 부정 논리 곱하는 제2 낸드게이트;A second NAND gate negatively multiplying the test mode enable signal and an output signal of a second inverter; 풀다운 신호를 반전시키는 제5 인버터;A fifth inverter for inverting the pulldown signal; 상기 셀프 리프레시 발진신호 및 상기 제5 인버터의 출력신호를 부정 논리합하는 제2 노아게이트;A second NOR gate which negates the self refresh oscillation signal and the output signal of the fifth inverter; 상기 제2 노아게이트의 출력신호를 반전시키는 제6 인버터;A sixth inverter for inverting the output signal of the second NOR gate; 상기 풀다운 신호 및 상기 제1 인버터의 출력신호를 부정 논리 곱하는 제3 낸드게이트;A third NAND gate negatively multiplying the pull-down signal and the output signal of the first inverter; 상기 제2 낸드게이트, 상기 제6 인버터 및 상기 제3 낸드게이트의 출력신호를 부정 논리 곱하여 로우 레벨 출력신호를 출력하는 제4 낸드게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장.And a fourth NAND gate outputting a low level output signal by performing a negative logic multiplication on the output signals of the second NAND gate, the sixth inverter, and the third NAND gate. 제 8 항에 있어서,The method of claim 8, 상기 출력 구동수단은,The output drive means, 출력 구동 전원전압과 출력 접지 전원전압 사이에 직렬 연결되고,Connected in series between the output drive supply voltage and the output ground supply voltage, 게이트에 상기 하이 레벨 출력 신호가 인가되는 피모스 트랜지스터; 및A PMOS transistor to which the high level output signal is applied to a gate; And 게이트에 상기 로우 레벨 출력 신호가 인가되는 엔모스 트랜지스터를 포함하여, 상기 피모스 트랜지스터 및 상기 엔모스 트랜지스터의 공통 드레인의 전위가 출력 신호로써 입출력 패드로 출력되는 것을 특징으로 하는 반도체 메모리 장치.And an NMOS transistor to which the low level output signal is applied to a gate, wherein potentials of a common drain of the PMOS transistor and the NMOS transistor are output to an input / output pad as an output signal.
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