KR20040000918A - 에스램 셀의 불량 여부를 스크린하기 위한 기입드라이버를 갖는 메모리 장치 - Google Patents

Abstract

SRAM 셀의 불량 여부를 스크린하기 위한 기입 드라이버를 갖는 메모리 장치가 개시된다. 본 발명의 메모리 장치는 비트라인과 상보 비트라인에 연결되는 SRAM 셀과, 기입 신호와 위크 기입 신호에 응답하여 데이터를 메모리 셀의 비트라인 및 상보 비트라인으로 소정의 제1 및 제2 레벨로 기입하는 기입 드라이버를 포함한다. 기입 드라이버는 기입 신호와 데이터, 그리고 기입 신호와 데이터에 각각 응답하는 제1 및 제2 코딩부와, 위크 기입 신호에 응답하여 제1 및 제2 레벨을 제공하는 제1 및 제2 로드부와, 그리고 제1 및 제2 코딩부의 출력에 각각 응답하여 제1 및 제2 레벨을 메모리 셀의 비트라인과 상보 비트라인으로 전달하는 제1 및 제2 드라이버부를 포함한다. 따라서, 본 발명에 의하면 기입 드라이버를 사용하여 SRAM 셀의 불량셀(위크 셀) 여부를 테스트함에 있어서, SRAM 셀로의 기입 조건을 악화시켜 불량셀(위크셀)이 조기에 나타나기 때문에 종래의 테스트 방법에서의 기다리는 시간이 필요없어진다. 이에 따라 테스트 시간이 줄어들고 테스트 비용이 줄어든다.

Description

에스램 셀의 불량 여부를 스크린하기 위한 기입 드라이버를 갖는 메모리 장치{Memory device having write driver to screen defect or weak SRAM cell}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 SRAM 셀의 불량 여부를 스크린하기 위한 기입 드라이버를 갖는 메모리 장치에 관한 것이다.

반도체 메모리 장치의 대용량화에 따라, 메모리 셀의 밀도(density)가 높아지고 디자인 룰은 작아지고 있다. 이러한 경향은 SRAM에도 마찬가지여서, 고집적화에 따라 SRAM 셀 자체의 손상이나 SRAM 셀 내 부정합(mismatch)으로 인하여 불량 셀이 생길 가능성이 높아지고 있다. 불량 셀을 초기에 걸러냄(screen)으로써 조립비용과 테스트 비용을 줄이는 방법이 요구되고 있다.

도 1a은 일반적인 SRAM 셀(100)을 나타내는 도면이고, 도 1b는 반도체 제조 공정상 콘택 불량으로 인한 SRAM 셀 불량을 나타내는 도면이다. 도 1b를 참조하면, 노드 N1과 N2에 발생한 콘택 불량으로 인해 누설 전류(IL)가 발생한다. 누설 전류(IL)는 인버터로 래치된 SRAM 셀 데이터의 보유력을 떨어뜨려 데이터 값을 잃어버리는 결과를 초래한다. 이러한 유형의 불량 셀(다른 명칭으로 "위크 셀"이라고도 칭한다)을 스크린하기 위하여 다양한 방법의 테스트가 행해진다.

그 첫번째 방법으로, 데이터 보유력(Data Retention) 테스트는 SRAM 셀 어레이에다가 미리 데이터를 기입하고 일정 시간의 경과 후 그 메모리 셀 데이터를 독출하여, 기입 데이터와 독출 데이터를 비교하는 방법으로 이루어진다. 두번째 방법은 독출 혼란(Read Disturb) 테스트로, 먼저 SRAM 셀 어레이에다가 데이터를 기입한 후, 저전압 VCC나 고전압 VCC 상태에서 독출하고 이때 독출된 데이터는 무시하고 다시 정상 VCC 상태에서 다시 독출하여 기입 데이터와 독출 데이터를 비교하는 방법이다. 세번째 방법으로는 긴 기입(Long Write) 방법으로, SRAM 셀 어레이에다가 데이터를 기입한 후 하나의 행에다 기입 동작을 길게 행한 다음, 나머지 행들을 독출하여 기입 데이터와 독출 데이터를 비교하는 방법이다.

그런데, 위의 3가지 방법으로 불량 셀을 스크린하는 테스트는 로드(load) 셀로 구성되는 초기의 SRAM 셀의 경우에 그 불량 여부가 잘 가려진 반면에, 도 1처럼 CMOS의 인버터 셀로 구성되는 경우에는 그 불량 여부를 제대로 스크린하지 못하는 문제점을 지닌다.

한편, 도 2는 SRAM 셀(100)로의 데이터 기입을 위해 사용되는 종래의 기입드라이버(200)를 나타내는 도면이다. 이를 참조하면, 기입 드라이버(200)는 칼럼 선택 회로(YPATH)를 통해 SRAM 셀(100)과 연결되고, 칼럼 선택 회로(YPATH)는 SRAM 셀(100)을 선택하기 위해 사용된다. 기입 드라이버(200)는 데이터(DATA)와 기입 신호(WRITE)를 입력하는 제1 코딩부(212)와 상보 데이터(DATAB)와 기입 신호(WRITE)를 입력하는 제2 코딩부(222), 제1 코딩부(212)의 출력을 입력하여 기입 데이터(WSDL)를 발생하는 제1 드라이버부(214), 그리고 제2 코딩부(222)의 출력을 입력하여 상보 기입 데이터(WSDLB)를 발생하는 제2 드라이버부(224)를 포함한다. 기입 드라이버(200)는 로우레벨의 기입 신호(WRITE)에 응답하여 제1 및 제2 코딩부(212, 222)로 각각 입력되는 데이터(DATA)와 상보 데이터(DATAB)를 기입 데이터(WSDL)와 상보 기입 데이터(WSDLB)로 출력한다. 기입 데이터(WSDL)와 상보 기입 데이터(WSDLB)는 선택된 SRAM 셀의 비트라인(BL)과 상보 비트라인(BLB)으로 제공되어 SRAM 셀에 래치되어 저정된다. 이 때 SRAM 셀의 N1과 N2 노드에 저장되는 전압 레벨은 전원 전압(VCC)과 접지 전압(VSS) 레벨이 된다.

그런데, 이러한 기입 드라이버(200)를 사용하여 앞서 설명한 3가지 방법으로 SRAM 셀을 스크린하게 되면 테스트 시간이 많이 소요되어 생산 단가가 높아지는 문제점이 있다.

따라서, 테스트 시간을 줄여 생산 단가를 낮추고 불량셀을 스크린하는 방안이 요구된다.

본 발명은 테스트 시간을 줄이고 불량셀을 스크린하는 메모리 장치를 제공하는 데 있다.

도 1a 및 도 1b는 일반적인 SRAM 셀과 불량셀을 나타내는 도면이다.

도 2는 종래의 기입 드라이버를 나타내는 도면이다.

도 3은 본 발명의 제1 실시예에 따른 기입 드라이버를 나타내는 도면이다.

도 4는 본 발명의 제2 실시예에 따른 기입 드라이버를 나타내는 도면이다.

도 5는 본 발명의 제3 실시예에 따른 기입 드라이버를 나타내는 도면이다.

상기 목적을 달성하기 위하여, 본 발명의 메모리 장치는 비트라인과 상보 비트라인에 연결되는 SRAM 셀과, 기입 신호와 위크 기입 신호에 응답하여 데이터를 메모리 셀의 비트라인 및 상보 비트라인으로 소정의 제1 및 제2 레벨로 기입하는 기입 드라이버를 포함한다. 구체적으로, 기입 드라이버는 기입 신호와 데이터, 그리고 기입 신호와 데이터에 각각 응답하는 제1 및 제2 코딩부와, 위크 기입 신호에 응답하여 제1 및 제2 레벨을 제공하는 제1 및 제2 로드부와, 그리고 제1 및 제2 코딩부의 출력에 각각 응답하여 제1 및 제2 레벨을 메모리 셀의 비트라인과 상보 비트라인으로 전달하는 제1 및 제2 드라이버부를 포함한다.

제1 실시예에 의한 제1 및 제2 로드부 각각은 제1 및 제2 드라이버와 각각 연결되는 노드와 접지 전압 사이에 위크 기입 신호에 게이팅되는 제1 트랜지스터와, 제1 및 제2 드라이버와 각각 연결되는 노드와 접지 전압 사이에 다이오드형으로 연결되는 제2 트랜지스터를 포함한다.

제2 실시예에 의한 제1 및 제2 로드부 각각은 제1 및 제2 드라이버와 각각 연결되는 노드와 접지 전압 사이에 위크 기입 신호에 게이팅되는 제1 트랜지스터와, 제1 및 제2 드라이버와 각각 연결되는 다이오드형의 제2 트랜지스터와, 그리고 제2 트랜지스터와 접지 전압 사이에 연결되는 저항을 포함한다.

제3 실시예에 의한 제1 및 제2 로드부 각각은 위크 기입 신호를 입력하는 인버터와, 제1 및 제2 드라이버 각각과 접지 전압 사이에 위크 기입 신호에 게이팅되는 제1 트랜지스터와, 그리고 제1 및 제2 드라이버 각각과 음 전압레벨의 백바이어스 전압 사이에 인버터의 출력에 게이팅되는 제2 트랜지스터를 포함한다.

따라서, 본 발명에 의하면 기입 드라이버를 사용하여 SRAM 셀의 불량셀(위크 셀) 여부를 테스트함에 있어서, SRAM 셀로의 기입 조건을 악화시켜 불량셀(위크셀)이 조기에 나타나기 때문에 종래의 테스트 방법에서의 기다리는 시간이 필요없어진다. 이에 따라 테스트 시간이 줄어들고 테스트 비용이 줄어든다.

도 3은 본 발명의 제1 실시예에 따른 기입 드라이버를 나타내는 도면이다. 이를 참조하면, 기입 드라이버(300)는 종래 도 2의 기입 드라이버(200)에다가 제1 및 제2 로드부(310, 320) 더 포함한다. 제1 로드부(310)는 제1 드라이버부(214)와 접지 전압(VSS) 사이에, 위크 기입 신호(WEAK_WRT)에 게이팅되는 제1 엔모스 트랜지스터(312)와 다이오드형의 제2 엔모스 트랜지스터(314)가 병렬로 연결된다. 제2 로드부(320)는 제2 드라이버부(224)와 접지 전압(VSS) 사이에, 위크 기입 신호(WEAK_WRT)에 게이팅되는 제3 엔모스 트랜지스터(322)와 다이오드형의 제2 엔모스 트랜지스터(324)가 병렬로 연결된다.

위크 기입 신호(WEAK_WRT)가 하이레벨이면, 제1 및 제3 엔모스 트랜지스터(312, 322)가 턴온되면서 제1 및 제2 드라이버부(214, 224)의 A, B 노드가 접지 전압이 되어 기입 드라이버(300)는 종래의 기입 드라이버(200)와 같아진다. 그리하여 기입 데이터(WSDL)와 상보 기입 데이터(WSDLB)는 전원 전압(VCC) 또는 접지 전압(VSS) 레벨로 SRAM 셀(도 1)의 N1, N2 노드에 저장된다. 이러한 모드는 정상 모드에 해당된다.

그런데, 위크 기입 신호(WEAK_WRT)가 로우레벨이면, 제1 및 제3 엔모스 트랜지스터(312, 322)가 턴오프되어 제1 및 제2 드라이버부(214, 224)의 A, B 노드는 제2 및 제4 엔모스 트랜지스터(314, 324)에 의해 문턱 전압(Vt) 레벨로 잡힌다. 그리하여 제1 및 제2 코딩부(212, 222)와 제1 및 제2 드라이버부(214, 224)를 통해 기입 데이터(WSDL)와 상보 기입 데이터(WSDLB)는 전원 전압(VCC)과 문턱 전압(Vt)이 된다. 그리하여 SRAM 셀(도 1)의 N1, N2 노드에 저장되는 전압 레벨도 전원 전압(VCC)과 문턱 전압(Vt)이 되어 SRAM 셀의 N1, N2 노드로의 기입 조건이 악 조건(worst condition)이 된다. 이에 따라 SRAM 셀의 위크 셀 여부가 빨리 나타나므로, 종래의 테스트 방법처럼 기다리는 시간없이 바로 위크 셀을 판별할 수 있기 때문에 테스트 시간이 줄어든다. 이를 위크 셀 기입 테스트(Weak Cell Write Test:WCWT) 모드라고 칭한다.

도 4는 본 발명의 제2 실시예에 따른 기입 드라이버를 나타내는 도면이다. 이를 참조하면, 기입 드라이버(400)는 도 3의 기입 드라이버(300)와 비교하여 제1 및 제2 로드부(310, 320) 내부에 제1 및 제2 저항(416, 426)을 더 포함한다는 점에서 차이가 있다. 기입 드라이버(400)는 위크 셀 기입 테스트 모드일 때, 위크 기입 신호(WEAK_WRT)의 로우레벨에 응답하는 제1 및 제2 로드부(410, 420)에 의해 제1 및 제2 드라이버부(214, 224)의 A, B 노드는 문턱 전압(Vt) 보다 높은 전압이 잡히게 된다. 이는 불량셀 스크린을 위한 기입 데이터(WSDL)와 상보 기입 데이터(WSDLB)의 전압 레벨이 전원 전압(VCC)과 문턱 전압(Vt) 보다 높은 전압이 되어, 도 3의 기입 드라이버(300)에 의한 SRAM 셀로의 기입 조건 보다 더욱 악 조건이 된다. 따라서, SRAM 셀의 위크 셀 여부가 더욱 분명히 나타나기 때문에, 불량 셀을 스크린하기 위한 테스트 시간이 더욱 줄어든다.

도 5는 본 발명의 제3 실시예에 따른 기입 드라이버를 나타내는 도면이다. 이를 참조하면, 기입 드라이버(500)는 도 2의 기입 드라이버(200)에다가 제1 레벨 제공부(510)와 제2 레벨 제공부(520)를 더 포함한다. 제1 레벨 제공부(510)는 위크 기입 신호(WEAK_WRT)를 입력하는 제1 인버터(512), 제1 드라이버(214)의 노드 A와 접지 전압(VSS) 사이에 위크 기입 신호(WEAK_WRT)에 게이팅되는 제1 엔모스 트랜지스터(514), 그리고 노드 A와 백바이어스 전압(VBB)사이에 제1 인버터(512)의 출력에 게이팅되는 제2 엔모스 트랜지스터(516)를 포함한다. 제2 레벨 제공부(520)는 위크 기입 신호(WEAK_WRT)를 입력하는 제2 인버터(522), 제2 드라이버(224)의 노드 B와 접지 전압(VSS) 사이에 위크 기입 신호(WEAK_WRT)에 게이팅되는 제3 엔모스 트랜지스터(524), 그리고 노드 B와 백바이어스 전압(VBB)사이에 제2 인버터(522)의 출력에 게이팅되는 제2 엔모스 트랜지스터(526)를 포함한다.

정상 모드일 때, 위크 기입 신호(WEAK_WRT)의 하이레벨에 응답하는 제1 및 제3 엔모스 트랜지스터(514, 524)에 의해 제1 및 제2 드라이버(214, 224)의 A, B 노드는 전원 전압(VCC) 또는 접지 전압(VSS)이 된다. 한편, 위크 셀 기입 테스트 모드 일 때, 위크 기입 신호(WEAK_WRT)의 로우레벨에 응답하여 제2 및 제4 엔모스 트랜지스터(516, 526)가 턴온되어 제1 및 제2 드라이버(214, 224)의 A, B 노드는 전원 전압(VCC) 또는 백바이어스 전압(VBB)이 된다. 이에 따라, 기입 데이터(WSDL)와 상보 기입 데이터(WSDLB)의 전압 레벨도 전원 전압(VCC)과 백바이어스전압(VBB)이 되어, SRAM 셀로의 기입 조건을 악화시킨다. 따라서, SRAM 셀의 위크 셀 여부가 분명히 나타나기 때문에, 불량 셀을 스크린하기 위한 테스트 시간이 줄어든다.

따라서, 본 발명의 기입 드라이버를 사용하여 SRAM 셀의 위크 셀 여부를 테스트함에 있어서, 종래의 테스트 방법에서의 기다리는 시간이 필요없기 때문에 테스트 시간이 줄어들고 이에따라 테스트 비용이 줄어든다.

이상에서, 본 발명은 실시예들을 들어 기술하였지만 이는 예시적인 것에 불과하며 본 발명의 기술적 사상 및 범위를 제한하거나 한정하는 것은 아니다. 그러므로, 본 발명의 기술적 사상 및 범위를 벗어나지 않는 한도 내에서 다양한 변화 및 변경이 가능함은 물론이다.

상술한 본 발명에 의하면, 기입 드라이버를 사용하여 SRAM 셀의 불량셀(위크 셀) 여부를 테스트함에 있어서, SRAM 셀로의 기입 조건을 악화시켜 불량셀(위크셀)이 조기에 나타나기 때문에 종래의 테스트 방법에서의 기다리는 시간이 필요없어진다. 이에 따라 테스트 시간이 줄어들고 테스트 비용이 줄어든다.

Claims (6)

1. 비트라인과 상보 비트라인에 연결되는 SRAM 셀; 및

   기입 신호와 위크 기입 신호에 응답하여 데이터를 상기 메모리 셀의 상기 비트라인 및 상기 상보 비트라인으로 소정의 제1 및 제2 레벨로 기입하는 기입 드라이버를 구비하는 것을 특징으로 하는 메모리 장치.
2. 제1항에 있어서, 상기 기입 드라이버는

   상기 기입 신호와 상기 데이터, 그리고 상기 기입 신호와 반전 데이터에 응답하는 제1 및 제2 코딩부;

   상기 위크 기입 신호에 응답하여 상기 제1 및 제2 레벨을 제공하는 제1 및 제2 로드부; 및

   상기 제1 및 제2 코딩부의 출력에 각각 응답하여 상기 제1 및 제2 레벨을 상기 메모리 셀의 비트라인과 상보 비트라인으로 전달하는 제1 및 제2 드라이버부를 구비하는 것을 특징으로 하는 메모리 장치.
3. 제2항에 있어서, 상기 제1 및 제2 로드부 각각은

   상기 제1 및 제2 드라이버와 각각 연결되는 노드와 접지 전압 사이에, 상기 위크 기입 신호에 게이팅되는 제1 트랜지스터; 및

   상기 제1 및 제2 드라이버와 각각 연결되는 상기 노드와 상기 접지 전압 사이에, 다이오드형으로 연결되는 제2 트랜지스터를 구비하는 것을 특징으로 하는 메모리 장치.
4. 제2항에 있어서, 상기 제1 및 제2 로드부 각각은

   상기 제1 및 제2 드라이버와 각각 연결되는 노드와 접지 전압 사이에, 상기 위크 기입 신호에 게이팅되는 제1 트랜지스터;

   상기 제1 및 제2 드라이버와 각각 연결되는 다이오드형의 제2 트랜지스터; 및

   상기 제2 트랜지스터와 상기 접지 전압 사이에 연결되는 저항을 구비하는 것을 특징으로 하는 메모리 장치.
5. 제2항에 있어서, 상기 제1 및 제2 로드부 각각은

   상기 위크 기입 신호를 입력하는 인버터;

   상기 제1 및 제2 드라이버 각각과 접지 전압 사이에, 상기 위크 기입 신호에 게이팅되는 제1 트랜지스터; 및

   상기 제1 및 제2 드라이버 각각과 상기 백바이어스 전압 사이에, 상기 인버터의 출력에 게이팅되는 제2 트랜지스터를 구비하는 것을 특징으로 하는 메모리 장치.
6. 제5항에 있어서, 상기 백바이어스 전압은

   음(negative) 전압 레벨을 갖는 것을 특징으로 하는 메모리 장치.