KR200341729Y1 - Ltcc-m substrate package structure - Google Patents
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Abstract
본 고안은 저온 소성 기판 패키지 구조에 관한 것으로, 핀간 전기적인 쇼트를 방지할 수 있는 저온 소성 기판 패키지 구조를 제공하는데 그 목적이 있다. 상기 저온 소성 기판 패키지 구조에 있어서, 금속상 저온 소성 세라믹 기판은 상기 금속 베이스 및 상기 금속 베이스 상에 적층된 다층 세라믹 기판를 갖는다. 제1 및 제2 폴리이미드 테이프들은 상기 금속상 저온 소성 세라믹 기판의 금속 베이스 및 다층 세라믹 기판의 표면에 접착되는 일면을 각각 갖는다. 리드는 상기 제1 및 제2 폴리이미드 테이프들의 타면들에 각각 연결되는 일단을 갖고 브이 형상을 가지며 일체형으로 형성되는 제1 및 제2 절곡부들 및 상기 제1 및 제2 절곡부들의 접점에 상기 제1 및 제2 절곡부들과 일체로 연결되는 바아를 구비한다. 제1 및 제2 비스페놀 에폭시 층들은 상기 제1 및 제2 폴리이미드 테이프들과 제1 및 제2 절곡부들이 각각 연결되는 영역에서 상기 제1 및 제 2 절곡부들 상에 형성된다. 본 고안에 의하면, 금속면에 폴리이미드 테이프를 접착시켜 핀간 쇼트 문제를 개선하고 비스페놀 에폭시를 사용하여 각 핀간에 발생하는 크로스 토크를 최소화하였으며 기계적 강도를 증가시킨다.The present invention relates to a low temperature baked substrate package structure, and an object thereof is to provide a low temperature baked substrate package structure capable of preventing an electrical short between pins. In the low temperature calcined substrate package structure, the metallic low temperature calcined ceramic substrate has the metal base and the multilayer ceramic substrate laminated on the metal base. The first and second polyimide tapes each have one surface adhered to the metal base of the low-temperature, fired ceramic substrate and the surface of the multilayer ceramic substrate. The lead has first and second bent portions having an end connected to the other surfaces of the first and second polyimide tapes, respectively, having a V shape, and integrally formed with the contacts at the contacts of the first and second bent portions. A bar integrally connected with the first and second bent portions. First and second bisphenol epoxy layers are formed on the first and second bends in the region where the first and second polyimide tapes and the first and second bends are respectively connected. According to the present invention, the polyimide tape is bonded to the metal surface to improve the pin-to-pin short problem, and bisphenol epoxy is used to minimize cross talk between pins and increase the mechanical strength.
Description
본 고안은 패키지 구조에 관한 것으로, 특히, 핀간 전기적인 쇼트를 방지할 수 있는 저온 소성 기판 패키지 구조에 관한 것이다.The present invention relates to a package structure, and more particularly, to a low temperature baked substrate package structure capable of preventing electrical short between pins.
갈수록 반도체 칩의 고 집적화, 메모리 용량의 증가, 신호 처리 속도의 증가, 소비 전력의 증가, 다기능화 및 고밀도 실장에 대한 요구가 가속화됨에 따라 반도체 패키지의 중요성은 점점 더 커지고 있다. 뿐만 아니라, 반도체 칩의 입출력단자의 수가 증가하고 그에 따라 인쇄 회로 기판과 같은 외부 회로와의 접속을 위한 리드의 수도 증가하기 때문에 리드간의 피치도 더욱 좁아지고 있다.Increasingly, semiconductor packages are becoming increasingly important as the demand for higher integration of semiconductor chips, increased memory capacity, increased signal processing speeds, increased power consumption, increased functionality, and higher density packaging. In addition, since the number of input / output terminals of the semiconductor chip increases and the number of leads for connection with an external circuit such as a printed circuit board also increases, the pitch between leads is further narrowed.
한편, 인쇄 회로 기판에 반도체 패키지를 실장하는 기술의 변화에 따라 반도체 패키지 또한 종래의 삽입형 패키지로부터 최근에는 표면 실장형 패키지로 그 주류가 옮겨 가고 있다. 삽입형 패키지 중의 하나가 듀얼 인 라인 패키지(dual in-line package; DIP)으로서, 패키지 몸체 밖으로 돌출한 외부 리드가 인쇄 회로 기판의 관통 구멍에 삽입되어 실장된다. 이와는 달리, 표면 실장형 패키지는 외부 리드가 인쇄 회로 기판의 랜드 패드 상에 접합됨으로써 실장된다. 이와 같은 표면 실장형 패키지에는 SOP(small out-line package), SOJ(small out-line J-bend package), QEP(quad flat package)등이 있다. 또한 표면 실장형 패키지는 외부 리드의 형상에 따라 갈매기 날개형 또는 J-bend 리드형으로 구분되기도 한다.On the other hand, with the change of the technology of mounting a semiconductor package on a printed circuit board, the mainstream of the semiconductor package is also moved from the conventional insert package to the surface mount package in recent years. One of the insertable packages is a dual in-line package (DIP) in which external leads protruding out of the package body are inserted into and mounted in the through holes of the printed circuit board. Alternatively, the surface mount package is mounted by bonding external leads onto land pads of a printed circuit board. Such surface mount packages include small out-line packages (SOPs), small out-line J-bend packages (SOJs), and quad flat packages (QEPs). Surface-mount packages may also be classified as gull wing or J-bend lead, depending on the shape of the outer lead.
종래에는 알루미나 기판 또는 인쇄 회로 기판의 삽입형 클립 리드 프레임이 사용된다. 종전 리드를 금속상 저온 동시 소성 세라믹 기판(low temperature cofired ceramic on metal; LTCC-M)에 적용할 경우, 리드와 금속간 접속으로 인하여 전기적 쇼크가 발생한다. 각각의 핀이 독립된 기능을 구현할 수 없으며 핀간에 노이즈가 발생한다. 솔더 납조 디핑시 솔더 브리지 발생에 의한 만성적 불량이 발생한다. 전 공정의 LTCC-M 기판 다이싱 공정에서 버어(burr)가 발생한다.Conventionally, an embedded clip lead frame of an alumina substrate or a printed circuit board is used. When a conventional lead is applied to a low temperature cofired ceramic on metal (LTCC-M), electrical shock occurs due to the connection between the lead and the metal. Each pin cannot implement its own function and noise occurs between the pins. Chronic defects due to solder bridge generation during solder lead dipping. Burrs are generated in the LTCC-M substrate dicing process of the previous process.
이에 본 고안은 이와같은 종래의 문제점을 해결하기 위한 것으로, 핀간 전기적인 쇼트를 방지할 수 있는 저온 소성 기판 패키지 구조를 제공하는데 그 목적이있다.Accordingly, the present invention is to solve such a conventional problem, and an object thereof is to provide a low-temperature plastic substrate package structure capable of preventing electrical short between pins.
상기 목적을 달성하기 위하여, 본 고안은 금속 베이스 및 상기 금속 베이스 상에 적층된 다층 세라믹 기판를 갖는 금속상 저온 소성 세라믹 기판; 상기 금속상 저온 소성 세라믹 기판의 금속 베이스 및 다층 세라믹 기판의 표면에 접착되는 일면을 각각 갖는 제1 및 제2 폴리이미드 테이프들; 상기 제1 및 제2 폴리이미드 테이프들의 타면들에 각각 연결되는 일단을 갖고 브이 형상을 가지며 일체형으로 형성되는 제1 및 제2 절곡부들 및 상기 제1 및 제2 절곡부들의 접점에 상기 제1 및 제2 절곡부들과 일체로 연결되는 바아를 구비한 리드; 및 상기 제1 및 제2 폴리이미드 테이프들과 제1 및 제2 절곡부들이 각각 연결되는 영역에서 상기 제1 및 제 2 절곡부들 상에 형성된 제1 및 제2 비스페놀 에폭시 층들을 포함하는 것을 특징으로 하는 저온 소성 기판 패키지 구조를 제공한다.In order to achieve the above object, the present invention is a metal phase low temperature calcined ceramic substrate having a metal base and a multilayer ceramic substrate laminated on the metal base; First and second polyimide tapes each having one surface adhered to a surface of a metal base and a multilayer ceramic substrate of the metal phase low-temperature fired ceramic substrate; The first and second bent portions having one end connected to the other surfaces of the first and second polyimide tapes, respectively, having a V shape, and integrally formed with the first and second bent portions, and the first and second bent portions at the contacts of the first and second bent portions. A lead having a bar integrally connected with the second bent portions; And first and second bisphenol epoxy layers formed on the first and second bent portions in a region where the first and second polyimide tapes and the first and second bent portions are respectively connected. It provides a low temperature baked substrate package structure.
도 1은 본 고안의 바람직한 실시예에 따른 저온 소성 기판 패키지 구조를 나타낸 단면도이다.1 is a cross-sectional view showing a low-temperature baked substrate package structure according to a preferred embodiment of the present invention.
〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
102 : 금속상 저온 소성 세라믹 기판 104,106 : 폴리이미드 테이프102: low-temperature plastic ceramic substrate 104,106: polyimide tape
108 : 리드 110,112 : 비스페놀 에폭시 층108: lead 110112: bisphenol epoxy layer
102a : 금속 베이스 102b : 다층 세라믹 기판102a: metal base 102b: multilayer ceramic substrate
108a, 108b: 절곡부108a, 108b: bends
이하, 본 고안의 바람직한 실시예를 첨부된 도면을 참고로 하여 상세히 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1에는 본 고안의 바람직한 실시예에 따른 저온 소성 기판 패키지 구조가 도시되어 있다. 상기 저온 소성 기판 패키지 구조는 금속상 저온 소성 세라믹 기판(low temperature cofired ceramic substrate on metal; LTCC-M, 102), 제1 폴리이미드 테이프(104) 및 제2 폴리이미드 테이프(106), 리드(108), 제1 비스페놀 에폭시 층(110), 및 제2 비스페놀 에폭시 층(112)을 포함한다.1 shows a low temperature baked substrate package structure according to a preferred embodiment of the present invention. The low temperature fired substrate package structure includes a low temperature cofired ceramic substrate on metal (LTCC-M) 102, a first polyimide tape 104 and a second polyimide tape 106, and a lead 108. ), A first bisphenol epoxy layer 110, and a second bisphenol epoxy layer 112.
LTCC-M(102)은 금속 베이스(102a) 및 상기 금속 베이스(102a) 상에 적층된다층 세라믹 기판(102b)을 갖는다. 상기 금속 베이스(102a)의 재료의 예에는 코바아(Kovar), 인바아(Invar), Cu, Ni, Al, 스테인레스강, 또는 저탄소강이 있다. 상기 다층 세라믹 기판(102b) 조성물은 ZnO-MgO-B2O-SiO2-Al2O2로 이루어진 결정화 유리; CaO-Al2O2-ZnO-B2O로 이루어진 부분 결정화 유리; 충전제; 착색제; 및 결합제를 포함한다. 상기 금속 베이스(102a) 및 다층 세라믹 기판(102b)은 모두 0.5mm 두께를 갖는다.LTCC-M 102 has a metal base 102a and a layered ceramic substrate 102b stacked on the metal base 102a. Examples of the material of the metal base 102a include Kovar, Invar, Cu, Ni, Al, stainless steel, or low carbon steel. The multilayer ceramic substrate (102b) composition comprises a crystallized glass made of ZnO-MgO-B 2 O-SiO 2 -Al 2 O 2 ; Partially crystallized glass composed of CaO-Al 2 O 2 -ZnO-B 2 O; Fillers; coloring agent; And binders. The metal base 102a and the multilayer ceramic substrate 102b both have a thickness of 0.5 mm.
제1 및 제2 폴리이미드 테이프들(104 및 106)은 각각 금속상 저온 소성 세라믹 기판(102)의 금속 베이스(102a) 및 다층 세라믹 기판(102b)의 표면에 접착되는 일면을 갖는다. 상기 폴리이미드 테이프들(104 및 106)은 금속 쇼트를 방지하는 역할을 한다. 상기 폴리이미드 테이프들(104 및 106)의 두께는 200㎛로 조절된다.The first and second polyimide tapes 104 and 106 have one surface adhered to the surface of the metal base 102a and the multilayer ceramic substrate 102b of the metal-phase low temperature calcined ceramic substrate 102, respectively. The polyimide tapes 104 and 106 serve to prevent metal shorts. The thickness of the polyimide tapes 104 and 106 is adjusted to 200 μm.
리드(108)는 제1 절곡부(108a), 제2 절곡부(108b), 및 바아(108c)를 포함한다. 제1 및 제2 절곡부들(108a 및 108b)은 상기 제1 및 제2 폴리이미드 테이프들(104 및 106)의 타면들에 각각 연결되는 일단을 갖고 브이 형상을 가지며 일체형으로 형성된다. 바아(108c)는 상기 제1 및 제2 절곡부들(108a 및 108b)의 접점에 상기 제1 및 제2 절곡부들(108a 및 108b)과 일체로 연결된다. 리드(108)의 재료는 C1220 구리 합금이고 1/2 경도로 조절된다.The lid 108 includes a first bend 108a, a second bend 108b, and a bar 108c. The first and second bent portions 108a and 108b have one end connected to the other surfaces of the first and second polyimide tapes 104 and 106, respectively, and have a V shape and are integrally formed. Bar 108c is integrally connected to the first and second bent portions 108a and 108b at the contacts of the first and second bent portions 108a and 108b. The material of lead 108 is a C1220 copper alloy and is adjusted to 1/2 hardness.
제1 및 제2 비스페놀 에폭시 층들(110 및 112)은 상기 제1 및 제2 폴리이미드 테이프들(104 및 106)과 제1 및 제2 절곡부들(108a 및 108b)이 각각 연결되는 영역에서 상기 제1 및 제 2 절곡부들(108a 및 108b) 상에 형성된다.The first and second bisphenol epoxy layers 110 and 112 are formed in the region where the first and second polyimide tapes 104 and 106 and the first and second bent portions 108a and 108b are connected, respectively. It is formed on the first and second bent portions 108a and 108b.
상기 저온 소성 기판 패키지 구조를 솔더 납조에 디핑하면 변형되지 않으며 210℃ 온도에서 제2차 축합 반응에 의한 경화 반응이 형성되어 상기 상기 폴리이미드 테이프들(104 및 106)의 강도를 증가시킨다.Dipping the low temperature fired substrate package structure into a solder bath will not deform and a hardening reaction by a second condensation reaction is formed at a temperature of 210 ° C. to increase the strength of the polyimide tapes 104 and 106.
상기한 바와 같이, 본 고안에 의하면, 금속면에 폴리이미드 테이프를 접착시켜 핀간 쇼트 문제를 개선하고 비스페놀 에폭시를 사용하여 각 핀간에 발생하는 크로스 토크를 최소화하였으며 기계적 강도를 증가시킨다.As described above, according to the present invention, the polyimide tape is adhered to the metal surface to improve the pin-to-pin short problem, and bisphenol epoxy is used to minimize the cross talk generated between the pins and increase the mechanical strength.
본 발명은 이상과 같이 기재된 실시예에 대하여만 상세히 설명되었지만, 본 발명의 사상과 범위 내에서 변경이나 변형할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 이러한 변경이나 변형은 첨부된 특허청구범위에 의하여 제한되어져야 한다.Although the present invention has been described in detail only with respect to the embodiments described above, it will be apparent to those skilled in the art that the present invention can be changed or modified within the spirit and scope of the present invention. It should be limited by the claims.
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Legal Events
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| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| REGI | Registration of establishment | ||
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Payment date: 20120127 Year of fee payment: 9 |
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| FPAY | Annual fee payment |
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