KR20030097714A - Memory storage device - Google Patents
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Abstract
메모리 저장 장치(10)는 각각 상단 및 하단을 갖는 제 1 및 제 2 메모리 셀(14)을 포함한다. 제 1 및 제 2 일차원 도전체(16)는 실질적으로 공통면에 존재하고 평행하며 일차원으로 연장한다. 제 1 일차원 도전체는 제 1 메모리 셀의 하단을 교차하고 제 2 일차원 도전체는 제 2 메모리 셀의 상단을 교차한다. 제 1 이차원 도전체(18)는 이차원으로 연장하고 제 1 메모리 셀의 상단을 교차하며 제 2 이차원 도전체는 이차원으로 연장하고 제 2 메모리 셀의 하단을 교차한다. 제 1 삼차원 도전체(32,34)는 삼차원으로 연장하고 제 1 및 제 2 메모리 셀 사이에 배치되어 제 1 이차원 도전체를 제 2 이차원 도전체에 결합한다.The memory storage device 10 includes first and second memory cells 14 having a top and a bottom, respectively. The first and second one-dimensional conductors 16 are substantially common, parallel and extend in one dimension. The first one-dimensional conductor crosses the bottom of the first memory cell and the second one-dimensional conductor crosses the top of the second memory cell. The first two-dimensional conductor 18 extends in two dimensions and intersects the top of the first memory cell and the second two-dimensional conductor extends in two dimensions and intersects the bottom of the second memory cell. The first three-dimensional conductors 32 and 34 extend in three dimensions and are disposed between the first and second memory cells to couple the first two-dimensional conductors to the second two-dimensional conductors.
Description
본 발명은 집적 회로 메모리 분야에 관한 것으로, 좀 더 구체적으로 메모리 저장 장치 및 삼차원 교차점 메모리 어레이에 대한 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to the field of integrated circuit memory, and more particularly to a method for a memory storage device and a three-dimensional cross point memory array.
집적 회로에 대한 요구가 지속적으로 증가함에 따라, 제조자들은 점점 더 많은 트랜지스터를 각 다이에 통합하려고 노력한다. 집적 회로 메모리는 흔히 다른 유형의 회로보다 높은 트랜지스터 밀도를 가지고 있어서, 첨단 기술 분야를 선도한다. 메모리는 전형적으로 두 개의 이차원 어레이로 구성되는데, 어레이의 각 메모리는 행 도전체 및 열 도전체에 의해 교차된다. 두 개의 이차원 메모리 어레이는 흔히 어레이를 제조하는 데 사용되는 기술의 최소 라인 폭에 의해 메모리 셀 밀도가 제한된다. 따라서, 메모리 밀도의 개선은 메모리 회로를 제조하는 데 사용되는 집적 회로의 최소 피쳐 크기가 감소되는 경우에 달성된다.As the demand for integrated circuits continues to increase, manufacturers try to incorporate more and more transistors into each die. Integrated circuit memories often have higher transistor densities than other types of circuits, leading the way in advanced technology. The memory typically consists of two two-dimensional arrays, where each memory in the array is crossed by a row conductor and a column conductor. Two two-dimensional memory arrays are often limited in memory cell density by the minimum line width of the technology used to fabricate the array. Thus, improvement in memory density is achieved when the minimum feature size of the integrated circuit used to fabricate the memory circuit is reduced.
인기있는 메모리 일 유형은 판독 전용 메모리(ROM)이다. ROM에 대한 가장 일반적인 두 가지 유형은 마스크 ROM과 필드 프로그램가능 ROM이다. 마스크 ROM에 있어서, 각 메모리 셀에 저장된 정보는 제조 프로세스 동안 영구적으로 프로그램되고 차후에 변경될 수 없다. 필드 프로그램가능 ROM은 제조 프로세스 동안 프로그래밍되지 않으며, 최종 사용자가 다수의 응용에 사용될 수 있는 단일 유형을 저장할 수 있기 때문에 더 바람직하다.One type of popular memory is read-only memory (ROM). The two most common types of ROM are mask ROM and field programmable ROM. In a mask ROM, the information stored in each memory cell is permanently programmed during the manufacturing process and cannot be changed later. Field programmable ROMs are not desired during the manufacturing process and are more desirable because end users can store a single type that can be used for multiple applications.
필드 프로그램가능 ROM의 일 유형은 저장 소자 및 제어 구성 요소를 구비한 메모리 셀을 포함한다. 저장 소자는 전형적으로 전류 흐름에 대해 높은 저항을 가지고 있고 저장 소자 양단에 적절한 전압을 인가함으로써 낮은 저항을 갖도록 프로그래밍될 수 있다. 프로그래밍된 구성은 저장 소자에 판독 전압을 인가하고 프로그래밍된 저장 소자를 통과한 전류를 비프로그래밍된 저장 소자를 통과한 전류와 비교함으로써 감지될 수 있다.One type of field programmable ROM includes a memory cell with storage elements and control components. The storage element typically has a high resistance to current flow and can be programmed to have a low resistance by applying an appropriate voltage across the storage element. The programmed configuration can be sensed by applying a read voltage to the storage element and comparing the current through the programmed storage element to the current through the unprogrammed storage element.
이차원 ROM 어레이의 하나의 단점은 어레이의 메모리 셀 수가 증가함에 따라 정확한 메모리 판독을 더 어렵게 만드는 누설 전류가 존재한다는 것이다. 예를 들어, 어레이의 메모리 셀을 교차하는 행 및 열 라인은 어레이의 전체 길이에 걸쳐있다. 특정 행 및 열 라인이 선택되고 판독 전압이 인가되는 경우, 그 행 라인 또는 열 라인을 따라 배치된 다른 저장 소자는 비프로그래밍된 구성과 프로그래밍된 구성 간의 차이 검출을 더 어렵게 만드는 누설 전류를 제공할 수도 있다. 이 누설 전류를 제한하는 하나의 접근 방법은 열 라인을 각각 별개로 어드레싱가능한 부분들로 분리하는 것이다. 이렇게 하기 위해, 개별적인 열 라인 부분들을 판독 및 기록하기 위한 부가적인 주변 회로가 부가되어야 한다. 이러한 접근 방법은 각 열 라인 부분에 연결된 비선택된 저장 소자의 수를 감소함으로써 누설 전류를 감소시킬 수 있지만, 부가적인 판독 및 기록 회로를 위한 공간을 만들기 위해 어레이의 메모리 셀 수는 감소되어야 한다.One disadvantage of two-dimensional ROM arrays is that as the number of memory cells in the array increases, leakage currents exist that make accurate memory readings more difficult. For example, the row and column lines that cross memory cells of an array span the entire length of the array. When a particular row and column line is selected and a read voltage is applied, other storage elements disposed along that row line or column line may provide leakage currents that make it more difficult to detect differences between unprogrammed and programmed configurations. have. One approach to limiting this leakage current is to separate the thermal line into separate addressable parts. To do this, additional peripheral circuitry must be added for reading and writing the individual column line portions. This approach can reduce leakage current by reducing the number of unselected storage elements connected to each column line portion, but the number of memory cells in the array must be reduced to make room for additional read and write circuits.
이상으로 비추어 볼 때, 보다 큰 메모리 셀 밀도와 감소된 누설 전류를 가지는 개선된 메모리가 필요하다.In view of the above, there is a need for an improved memory with greater memory cell density and reduced leakage current.
본 발명의 일 측면은 메모리 저장 장치 및 방법을 제공한다. 메모리 저장 장치는 각각 상단 및 하단을 갖는 제 1 및 제 2 메모리 셀을 포함한다. 제 1 및 제 2 일차원 도전체는 실질적으로 공통면에 존재하고 평행하며 일차원으로 연장한다. 제 1 일차원 도전체는 제 1 메모리 셀의 하단을 교차하고 제 2 일차원 도전체는 제 2 메모리 셀의 상단을 교차한다. 제 1 이차원 도전체는 이차원으로 연장하고 제 1 메모리 셀의 상단을 교차하고 제 2 이차원 도전체는 이차원으로 연장하고 제 2 메모리 셀의 하단을 교차한다. 제 1 삼차원 도전체는 삼차원으로 연장하고제 1 및 제 2 메모리 셀 사이에 배치되어 제 1 이차원 도전체를 제 2 이차원 도전체 결합한다.One aspect of the invention provides a memory storage device and method. The memory storage device includes first and second memory cells having a top and a bottom, respectively. The first and second one-dimensional conductors are substantially in common, parallel and extend in one dimension. The first one-dimensional conductor crosses the bottom of the first memory cell and the second one-dimensional conductor crosses the top of the second memory cell. The first two-dimensional conductor extends in two dimensions and crosses the top of the first memory cell and the second two-dimensional conductor extends in two dimensions and crosses the bottom of the second memory cell. The first three-dimensional conductor extends in three dimensions and is disposed between the first and second memory cells to couple the first two-dimensional conductor to the second two-dimensional conductor.
도 1은 본 발명에 따른 메모리 저장 장치의 일 실시예를 도시하는 도면,1 is a diagram showing an embodiment of a memory storage device according to the present invention;
도 2는 제어 소자와 직렬인 저장 소자를 포함하는 메모리 셀을 구비한 메모리 저장 장치의 일 실시예를 예시하는 개략도,2 is a schematic diagram illustrating one embodiment of a memory storage device having a memory cell including a storage element in series with the control element;
도 3은 열 라인 세그먼트 스택의 일 실시예를 도시하는 사시도,3 is a perspective view illustrating one embodiment of a thermal line segment stack;
도 4a 및 도 4b는 본 발명에 따른 메모리 저장 장치에 사용되는 메모리 셀의 제 1 실시예를 예시하는 단면도,4A and 4B are cross-sectional views illustrating a first embodiment of a memory cell used in a memory storage device according to the present invention;
도 5는 본 발명에 따른 메모리 저장 장치에 사용되는 메모리 셀의 제 2 실시예를 도시하는 단면도,5 is a sectional view showing a second embodiment of a memory cell used in a memory storage device according to the present invention;
도 6은 본 발명에 따른 메모리 저장 장치에 사용되는 메모리 셀의 제 3 실시예를 도시하는 단면도,6 is a sectional view showing a third embodiment of the memory cell used in the memory storage device according to the present invention;
도 7은 열 라인 세그먼트 스택의 제 1 실시예를 도시하는 단면도,7 is a sectional view showing a first embodiment of a column line segment stack;
도 8은 열 라인 세그먼트 스택의 제 2 실시예를 도시하는 단면도,8 is a sectional view showing a second embodiment of a column line segment stack;
도 9는 도 8에 예시된 제 2 실시예의 평면도,9 is a plan view of the second embodiment illustrated in FIG. 8;
도 10은 위에서 예시하고 설명한 3차원 메모리 저장 장치를 포함하는 본 발명에 따른 메모리 캐리어의 레이아웃을 도시하는 도면,10 illustrates a layout of a memory carrier in accordance with the present invention including the three-dimensional memory storage device illustrated and described above;
도 11은 위에서 예시하고 설명한 3차원 메모리 저장 장치를 포함하는 본 발명에 따른 전자 장치의 블록도,11 is a block diagram of an electronic device according to the present invention including the three-dimensional memory storage device illustrated and described above;
도 12는 위에서 예시하고 설명한 3차원 메모리 저장 장치를 포함하는 본 발명에 따른 내장형 메모리 어레이의 부분적 사시도.12 is a partial perspective view of an embedded memory array in accordance with the present invention including the three-dimensional memory storage device illustrated and described above.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
10 : 메모리 저장 장치14 : 메모리 셀10 memory device 14 memory cell
16 : 행 라인26 : 열 라인 세그먼트 스택16: row line 26: column line segment stack
28 : 스위치38 : 감지 증폭기28 switch 38 sense amplifier
40 : 전극74 : 유전체 층40 electrode 74 dielectric layer
141 : 저장 소자142 : 제어 소자141: storage element 142: control element
이어지는 바람직한 실시예의 상세한 설명에 있어서, 본 발명에서 일부분을 형성하고, 본 발명이 실행될 수 있는 특정 실시예의 예시를 위해 도시된 첨부한 도면을 참조한다. 다른 실시예가 사용될 수 있고 구조적 또는 논리적 변경이 본 발명의 범주를 벗어나지 않고서 이루어질 수 있다는 것이 이해될 것이다. 후속하는 상세한 설명은 제한적 의미로 여겨지지 않고, 본 발명의 범주는 첨부한 청구항에 의해 정의된다.In the following detailed description of the preferred embodiments, reference is made to the accompanying drawings, which form a part hereof, and are shown by way of illustration of specific embodiments in which the invention may be practiced. It is to be understood that other embodiments may be utilized and structural or logical changes may be made without departing from the scope of the present invention. The following detailed description is not to be taken in a limiting sense, and the scope of the present invention is defined by the appended claims.
도 1은 본 발명에 따른 메모리 저장 장치(10)의 일 실시예를 도시하고 있다. 예시된 실시예에서, 각각 행 라인(16)에 의해 교차되는 열 라인 세그먼트 스택(26)의 어레이가 도시되어 있다. 예시되어 있는 실시예에서, 각각의 행 라인(16)은 실질적으로 공통면에 존재하고 평행하며 화살표(50)로 나타낸 바와 같이 X차원으로 연장하며, 열 라인 세그먼트(26)를 교차하는 적어도 두 개의 행 라인을 포함한다. 다른 실시예에서, 각각의 행 라인(16)은 임의의 적절한 수의 개별 행 라인을 포함할 수 있다.1 illustrates one embodiment of a memory storage device 10 in accordance with the present invention. In the illustrated embodiment, an array of column line segment stacks 26 are shown that are each crossed by row lines 16. In the illustrated embodiment, each row line 16 is substantially at a common plane and is parallel and extends in the X dimension as indicated by arrow 50 and at least two intersecting column line segments 26. Contains a row line. In other embodiments, each row line 16 may include any suitable number of individual row lines.
예시된 실시예에서, 화살표(50)로 나타낸 바와 같이 X차원에 수직인 Y차원으로 연장하는 세 개의 베이스 열 라인은 참조 번호(36a, 36b 및 36c)로 도시되어 있다. 다른 실시예에서, 임의의 적절한 수의 베이스 열 라인(36)이 존재할 수 있다.각 베이스 열 라인(36)은 대응 감지 증폭기(38)에 결합되어 이 대응 감지 증폭기는 대응 열 라인 세그먼트 스택(26)에 위치한 메모리 셀로부터 데이터를 판독할 수 있다.In the illustrated embodiment, three base column lines extending in the Y dimension perpendicular to the X dimension as indicated by arrows 50 are shown by reference numerals 36a, 36b, and 36c. In other embodiments, there may be any suitable number of base column lines 36. Each base column line 36 is coupled to a corresponding sense amplifier 38 such that the corresponding sense amplifier segment 26 is a corresponding column line segment stack. Data can be read from the memory cell located at ()).
각 열 라인 세그먼트 스택(26)은 적어도 두 개의 메모리 셀(14)을 포함한다. 각 메모리 셀(14)은 행 라인(16) 내의 단일 행 라인(16)에 의해 교차된다. 각 열 라인 세그먼트 스택(26) 내의 메모리 셀(14)은 대응 라인(32 또는 34)에 결합된다. 스위치(28 및 30)는 각각 대응 도전성 필러 또는 도전성 비아(32 또는 34)를 베이스 열 라인(36)에 결합하여 선택된 열 라인 세그먼트 스택(26) 내의 메모리 셀(14)은 대응 감지 증폭기(38)에 의해 판독될 수 있다. 일 실시예에서, 스위치(28 및 30)는 트랜지스터로 구현된다. 일 실시예에서, 트랜지스터(28/30)는 상보성 금속 산화물 반도체(CMOS) 트랜지스터이다.Each column line segment stack 26 includes at least two memory cells 14. Each memory cell 14 is crossed by a single row line 16 in a row line 16. Memory cells 14 in each column line segment stack 26 are coupled to corresponding lines 32 or 34. Switches 28 and 30 respectively couple corresponding conductive fillers or conductive vias 32 or 34 to base column line 36 to allow memory cells 14 in selected column line segment stack 26 to correspond to corresponding sense amplifiers 38. Can be read by. In one embodiment, switches 28 and 30 are implemented with transistors. In one embodiment, the transistors 28/30 are complementary metal oxide semiconductor (CMOS) transistors.
도 2는 제어 소자(142)와 직렬인 저장 소자(141)를 포함하는 메모리 셀(14)을 구비한 메모리 저장 장치의 일 실시예를 예시하는 개략도이다. 예시된 실시예에서, 각 메모리 셀(14)은 대응 스위치(28 또는 30)를 통해 대응 베이스 열 라인(36) 및 감지 증폭기(38)에 결합된다. 스위치(28 또는 30)를 선택함에 따라, 열 라인 세그먼트 스택(26) 내의 각 메모리 셀(14)의 상태는 대응 감지 증폭기(38)에 의해 판독될 수 있다.2 is a schematic diagram illustrating one embodiment of a memory storage device having a memory cell 14 that includes a storage element 141 in series with the control element 142. In the illustrated embodiment, each memory cell 14 is coupled to the corresponding base column line 36 and the sense amplifier 38 through corresponding switches 28 or 30. As the switch 28 or 30 is selected, the state of each memory cell 14 in the column line segment stack 26 can be read by the corresponding sense amplifier 38.
예시된 실시예에서, 메모리 셀(14)은 행 라인(16)과 열 라인 세그먼트(18) 사이에 결합된다. 행 라인(16a 및 16b)은 두 개의 레벨에서 도시되어 있는데, 특정 레벨 내의 각 행 라인(16)은 실질적으로 공통평면에 존재하고 평행하며화살표(52)로 나타낸 바와 같이 X차원으로 연장한다. 행 라인(16a)은 행 라인(16b)의 제 2 레벨 아래인 제 1 레벨로 도시되어 있다. 예시된 실시예에서, 열 라인 세그먼트(18)는 화살표(52)로 나타낸 바와 같이 X차원에 수직인 Y차원으로 연장한다. 열 라인 세그먼트(18a 및 18b)는, 행 라인(16) 사이에 존재하고 그 아래인 두 개의 레벨로 도시되어 있다. 각 열 라인 세그먼트(18)는 적어도 하나의 메모리 셀(14)을 교차한다. 열 라인 세그먼트(18b)는 열 라인 세그먼트(18a) 위에 제공되고 열 라인 세그먼트(18a)와 일직선 상에 정렬된다.In the illustrated embodiment, memory cells 14 are coupled between row line 16 and column line segment 18. Row lines 16a and 16b are shown at two levels, with each row line 16 within a particular level being substantially coplanar and parallel and extending in the X dimension as indicated by arrow 52. Row line 16a is shown at a first level below the second level of row line 16b. In the illustrated embodiment, the column line segment 18 extends in the Y dimension perpendicular to the X dimension as indicated by arrow 52. Column line segments 18a and 18b are shown at two levels between and below row line 16. Each column line segment 18 intersects at least one memory cell 14. The column line segment 18b is provided over the column line segment 18a and is aligned with the column line segment 18a.
예시된 실시예에서, 메모리 셀(14)은 참조 번호(20,22 및 24)로 표시되고 화살표(52)로 나타낸 삼차원 Z로 정의된 세 개의 레벨에서 제공된다. 레벨(20)로 도시된 메모리 셀(14a)은 행 라인(16a)과 열 라인 세그먼트(18a) 사이에 결합된다. 레벨(22)로 예시된 메모리 셀(14b)은 열 라인 세그먼트(18b)와 행 라인(16a) 사이에 결합된다. 레벨(24)로 예시된 메모리 셀(14c)은 행 라인(16b)과 열 라인 세그먼트(18b) 사이에 결합된다. 예시된 실시예에서, 각 열 라인 세그먼트(18) 및 행 라인(16)은 특정 메모리 셀(14)을 교차한다.In the illustrated embodiment, memory cells 14 are provided at three levels, denoted by reference numerals 20, 22 and 24 and defined by three-dimensional Z as indicated by arrows 52. Memory cell 14a, shown at level 20, is coupled between row line 16a and column line segment 18a. Memory cell 14b, illustrated at level 22, is coupled between column line segment 18b and row line 16a. Memory cell 14c illustrated at level 24 is coupled between row line 16b and column line segment 18b. In the illustrated embodiment, each column line segment 18 and row line 16 intersects a particular memory cell 14.
예시된 실시예는 본 발명의 범주를 보다 잘 예시하기 위해 간략화된다. 당업자라면 메모리 저장 장치(10)는 Z차원으로 연장하는 임의의 적절한 수의 레벨과 층마다 임의의 적절한 수의 메모리 셀(14)을 사용하는 다른 실시예를 통해서도 제조될 수 있다는 것을 이해할 것이다. 다른 실시예에서, X차원으로 연장하는 임의의 적절한 수의 행 라인(16) 또는 Y차원으로 연장하는 임의의 적절한 수의 열 라인 세그먼트가 존재할 수 있다.The illustrated embodiments are simplified to better illustrate the scope of the invention. Those skilled in the art will appreciate that the memory storage device 10 can also be fabricated through any suitable number of levels extending in the Z dimension and other embodiments using any suitable number of memory cells 14 per layer. In other embodiments, there may be any suitable number of row lines 16 extending in the X dimension or any suitable number of column line segments extending in the Y dimension.
예시된 실시예에서, 특정 열 라인 세그먼트 스택(26) 내의 각 열 라인 세그먼트(18)는 대응 스위치(28 또는 30)에 결합된다. 인접 열 라인 세그먼트(18a 및 18b)는 동일한 스위치(28 또는 30)에 결합되지 않아서 특정 행 라인(16)에 결합된 메모리 셀(14)은 스위치(28 또는 30)를 통해 개별적으로 선택될 수 있다.In the illustrated embodiment, each column line segment 18 in a particular column line segment stack 26 is coupled to a corresponding switch 28 or 30. Adjacent column line segments 18a and 18b are not coupled to the same switch 28 or 30 such that memory cells 14 coupled to a particular row line 16 may be individually selected via switches 28 or 30. .
예시된 실시예에서, 각 메모리 셀(14)은 제어 소자(142)와 직렬인 저장 소자(141)를 포함한다. 일 실시예에서, 저장 소자(141)는 안티 퓨즈 소자를 포함한다. 일 실시예에서, 제어 소자(142)는 터널 접합 제어 소자를 포함한다. 일 실시예에서, 제어 소자는 다이오드를 포함한다.In the illustrated embodiment, each memory cell 14 includes a storage element 141 in series with the control element 142. In one embodiment, storage element 141 includes an anti-fuse element. In one embodiment, control element 142 includes a tunnel junction control element. In one embodiment, the control element comprises a diode.
예시된 실시예에서, 저장 소자(141)는 메모리 셀(14)의 저항을 변경하도록 메모리 셀(14) 양단에 프로그래밍 전압을 인가함으로써 프로그래밍된다. 일 실시예에서, 프로그래밍되기 전에 저장 소자는 판독 전압이 저장 소자(141) 및 제어 소자(142) 양단에 인가되는 경우 제 1 저항 값을 나타내도록 구성된다. 일 실시예에서, 프로그래밍 전압은 1 내지 3 볼트이다. 일 실시예에서, 판독 전압은 1 볼트보다 작다. 일 실시예에서, 제 1 저항값은 1 메가옴 이상이다. 일 실시예에서, 제 2 저항값은 100 킬로옴 이상이다. 일 실시예에서, 저장 소자는 프로그래밍되기 전에 전기적으로 비전도성이고 프로그래밍 후에는 전기적으로 전도성이도록 구성된다. 일 실시예에서, 메모리 셀(14)은 판독 전압이 메모리 셀(14) 양단에 인가되는 경우 저항 값을 나타내도록 구성된 전기적 저항성 물질로 형성된다. 다른 실시예에서, 각 메모리 셀(14)은 제어 소자와 직렬인 저항을 포함한다.In the illustrated embodiment, the storage element 141 is programmed by applying a programming voltage across the memory cell 14 to change the resistance of the memory cell 14. In one embodiment, before being programmed, the storage element is configured to exhibit a first resistance value when a read voltage is applied across the storage element 141 and the control element 142. In one embodiment, the programming voltage is 1 to 3 volts. In one embodiment, the read voltage is less than 1 volt. In one embodiment, the first resistance value is at least 1 megohm. In one embodiment, the second resistance value is at least 100 kiloohms. In one embodiment, the storage element is configured to be electrically non-conductive before being programmed and electrically conductive after programming. In one embodiment, memory cell 14 is formed of an electrically resistive material configured to exhibit a resistance value when a read voltage is applied across memory cell 14. In another embodiment, each memory cell 14 includes a resistor in series with the control element.
예시된 실시예에서, 선택된 메모리 셀(14)의 저항 상태는 메모리 셀(14) 양단에 판독 전압을 인가하고 메모리 셀(14)에 흐르는 전류를 측정함으로써 결정된다. 선택된 메모리 셀(14)의 상태 또는 저항 값을 결정하는 판독 동작 동안, 행 디코더(도시되어 있지 않음)는 행 라인(16)을 이하에서 V+로 지칭되는 전압에 결합함으로써 행 라인(16)을 선택한다. 모든 비선택된 행 라인(16)은 이하에서 Va로 지칭되는 가상 접지 전압에 결합된다. 선택된 메모리 셀(14)의 열 라인 세그먼트(18) 및 베이스 열 라인(36)에 대응하는 트랜지스터(28 또는 30)의 게이트는 대응 열 라인 세그먼트(18)를 대응 베이스 열 라인(36)에 결합하도록 양전압을 인가한다. 판독 동작 동안, 감지 증폭기(38)는 베이스 열 라인(36)을 전압(Va)으로 유지한다. 선택된 메모리 셀(14)은 전압이 Va인 열 라인 세그먼트(18)와 전압이 V+인 선택된 행 라인(16) 사이에 결합되기 때문에, 감지 전류는 메모리 셀(14) 및 대응 베이스 도전체 라인(36)을 통해 대응 감지 증폭기(38)로 도통된다. 감지 증폭기(38)는 도통된 전류에 기초하여 선택된 메모리 셀(14)의 상태를 제공하도록 구성된다.In the illustrated embodiment, the resistance state of the selected memory cell 14 is determined by applying a read voltage across the memory cell 14 and measuring the current flowing through the memory cell 14. During a read operation to determine the state or resistance value of the selected memory cell 14, a row decoder (not shown) selects the row line 16 by coupling the row line 16 to a voltage referred to hereinafter as V +. do. All unselected row lines 16 are coupled to a virtual ground voltage, referred to hereinafter as Va. The gate of transistor 28 or 30 corresponding to column line segment 18 and base column line 36 of selected memory cell 14 is adapted to couple corresponding column line segment 18 to corresponding base column line 36. Apply positive voltage. During the read operation, sense amplifier 38 maintains base column line 36 at voltage Va. Since the selected memory cell 14 is coupled between the column line segment 18 with the voltage Va and the selected row line 16 with the voltage V +, the sense current is coupled to the memory cell 14 and the corresponding base conductor line 36. Is coupled to the corresponding sense amplifier 38. The sense amplifier 38 is configured to provide the state of the selected memory cell 14 based on the conducted current.
예시된 실시예에서, 비선택된 행 라인(16)과 선택된 베이스 열 라인(36) 및 열 라인 세그먼트(18)는 판독 동작 동안 전압(Va)으로 유지되어, 판독 동작 동안 감지 증폭기(38)에 결합되는 의도하지 않은 누설 전류를 제한한다. 다양한 실시예에서, 특정 열 라인 세그먼트(18)에 결합된 메모리 셀(14)의 수뿐만 아니라, 특정 열 라인 세그먼트 스택(26) 내의 열 라인 세그먼트(18)의 수는 최적화되어 판독 동작 동안 감지 증폭기(38)에 결합되는 누설 전류를 제한한다.In the illustrated embodiment, the unselected row line 16 and the selected base column line 36 and column line segment 18 remain at voltage Va during the read operation, coupled to the sense amplifier 38 during the read operation. Limiting unintended leakage current. In various embodiments, as well as the number of memory cells 14 coupled to a particular column line segment 18, the number of column line segments 18 within a particular column line segment stack 26 is optimized to sense amplifiers during read operations. Limit the leakage current coupled to (38).
도 3은 열 라인 세그먼트 스택(26)의 일 실시예를 도시하는 사시도이다. 도3은 세 개의 열 라인 세그먼트 스택(26a,26b 및 26c)을 예시하고 있다. 행 라인(16a 및 16b)은 각각 메모리 셀(14)의 상부 또는 하부를 교차하는 도전성 물질로 형성된 도전체 어레이이다. 열 라인 세그먼트(18a 및 18b)는 각각 도전체 어레이이고 메모리 셀(14)의 상부 또는 하부를 교차하는 도전성 물질로 구성된다. 도 3은 각 메모리 셀(14)이 하나의 행 라인(16)과 하나의 열 라인 세그먼트(18)에 의해 교차된다는 것을 도시하고 있다. 다른 실시예에서, 대응 메모리 셀(14)에 대한 행 라인 세그먼트(18) 및 행 라인(16)의 다른 적절한 배열은 본 발명의 범주 내에서 사용될 수 있다.3 is a perspective view illustrating one embodiment of a column line segment stack 26. Figure 3 illustrates three column line segment stacks 26a, 26b and 26c. Row lines 16a and 16b are conductor arrays formed of a conductive material that intersects the top or bottom of memory cell 14, respectively. The column line segments 18a and 18b are each an array of conductors and are made of a conductive material that crosses the top or bottom of the memory cell 14. 3 shows that each memory cell 14 is crossed by one row line 16 and one column line segment 18. In other embodiments, other suitable arrangements of row line segments 18 and row lines 16 for corresponding memory cells 14 may be used within the scope of the present invention.
도 4a 및 도 4b는 본 발명에 따른 메모리 저장 장치에 사용되는 메모리 셀(14)의 제 1 실시예를 예시하는 단면도이다. 도 4a 및 도 4b는 각 메모리 셀(14)은 교차되고 행 라인(16) 및 열 라인 세그먼트(18)에 전기적으로 결합된다는 것을 도시한다. 다양한 실시예의 메모리 셀은 상부에서는 열 라인 세그먼트(18)에 하부에서는 행 라인(16)에 전기적으로 연결되거나, 또는 하부에서는 열 라인 세그먼트(18)에 상부에서는 행 라인(16)에 전기적으로 연결된다.4A and 4B are sectional views illustrating the first embodiment of the memory cell 14 used in the memory storage device according to the present invention. 4A and 4B show that each memory cell 14 is crossed and electrically coupled to row line 16 and column line segment 18. Memory cells of various embodiments are electrically connected to column line segments 18 at the top and to row lines 16 at the bottom, or to the row lines 16 at the bottom and to the column line segments 18 at the bottom. .
도 4a는 비아(41)를 통해 터널 접합 제어 소자(142)에 전기적으로 결합된 터널 접합 저장 소자(141)를 예시하고 있다. 제어 소자(142)는 전극(42)을 통해 열 라인 세그먼트(18)에 전기적으로 결합된다. 저장 소자(141)는 전극(40)을 통해 행 라인(16)에 전기적으로 결합된다. 전극(40,41 및 42)은 제어 소자(142) 및 저장 소자(141)에 낮은 저항 콘택트를 제공하여 메모리 셀(14)에 흐르는 전류에 대한 임의의 의도되지 않은 저항을 최소화한다. 다른 실시예에서, 전극(40,41 및 42)은사용되지 않는다.4A illustrates a tunnel junction storage element 141 electrically coupled to the tunnel junction control element 142 via a via 41. Control element 142 is electrically coupled to column line segment 18 via electrode 42. Storage element 141 is electrically coupled to row line 16 via electrode 40. Electrodes 40, 41 and 42 provide low resistance contacts to control element 142 and storage element 141 to minimize any unintended resistance to current flowing through memory cell 14. In other embodiments, electrodes 40, 41 and 42 are not used.
도 4b는 행 라인(16)은 일차원으로 연장하고 열 라인 세그먼트(18)는 이차원으로 연장한다는 것을 도시하는 라인(4B-4B)을 따른 도 4a의 단면도를 예시하되, 예시된 실시예에서 일차원과 이차원은 수직이다. 다른 실시예에서, 행 라인(16)과 열 라인 세그먼트(18)는 수직이 아니다. 다양한 실시예에서, 도 4에 예시된 프로세스는 다수의 층을 적층하여 열 라인 세그먼트 스택(26)을 형성하도록 반복된다.FIG. 4B illustrates a cross-sectional view of FIG. 4A along lines 4B-4B showing that row line 16 extends in one dimension and column line segment 18 extends in two dimensions, with one-dimensional and in the illustrated embodiment. The second dimension is vertical. In other embodiments, row line 16 and column line segment 18 are not vertical. In various embodiments, the process illustrated in FIG. 4 is repeated to stack multiple layers to form a thermal line segment stack 26.
도 5는 본 발명에 따른 메모리 저장 장치에 사용되는 메모리 셀(14)의 제 2 실시예를 도시하는 단면도이다. 예시된 실시예에서, 행 라인(16)은 알루미늄과 같은 도전성 박막으로 형성되고 증착되며 에칭되어 행 라인(16)을 정의한다. 평면 유전체 층(62)은 행 라인(16) 위에 걸쳐 형성된다.Fig. 5 is a sectional view showing the second embodiment of the memory cell 14 used in the memory storage device according to the present invention. In the illustrated embodiment, the row line 16 is formed, deposited and etched into a conductive thin film such as aluminum to define the row line 16. Planar dielectric layer 62 is formed over row line 16.
예시된 실시예에서, 유전체 층(62)이 형성된 후, 에칭 단계가 완료되어 에칭된 비아 영역(64)을 정의한다. 비아 영역(64)의 바닥에 있는 노출된 행 라인은 산화되어 산화물 부분(60)을 형성한다. 다양한 실시예에서, 산화물 부분(60)은 자기 산화(self-oxidation)를 통해 형성되고, 열적으로 성장되거나, 증착된다. 일 실시예에서, 산화물 부분(60)은 100 옹스트롱보다 작은 두께를 가진다. 다른 실시예에서, 산화물 부분(60)은 50 옹스트롱보다 작은 두께를 갖는다. 산화물 부분(60)이 형성된 후, 도전성 박막 금속 층(66)이 유전체 층(62) 위에 증착되고 유전체 층은 완성되어 개방된 에칭된 비아 영역(64)을 채운다. CMP 단계가 완료되어 금속 층(66) 부분을 제거함으로써 노출된 에지(68)를 정의한다. 다음으로 노출된 에지(68) 위에 놓이는 부분(70)을 포함하는 산화물 층(72)은 평탄화된 표면 위에형성된다. 도전성 박막이 증착되고 에칭되어 열 라인 세그먼트(18)를 정의하고 유전체 충전물 층(74)은 열 라인(18) 위에 걸쳐 형성된다. 다양한 실시예에서, 도 5에 도시된 프로세스는 다수의 층을 적층하여 열 라인 세그먼트 스택(26)을 형성하도록 반복된다.In the illustrated embodiment, after dielectric layer 62 is formed, the etching step is completed to define etched via regions 64. The exposed row line at the bottom of via region 64 is oxidized to form oxide portion 60. In various embodiments, oxide portion 60 is formed through thermal oxidation, thermally grown, or deposited. In one embodiment, oxide portion 60 has a thickness of less than 100 Angstroms. In another embodiment, oxide portion 60 has a thickness of less than 50 Angstroms. After the oxide portion 60 is formed, a conductive thin film metal layer 66 is deposited over the dielectric layer 62 and the dielectric layer fills the completed etched via region 64. The CMP step is completed to define the exposed edge 68 by removing the metal layer 66 portion. An oxide layer 72 is then formed over the planarized surface, including the portion 70 overlying the exposed edge 68. A conductive thin film is deposited and etched to define thermal line segment 18 and dielectric fill layer 74 is formed over thermal line 18. In various embodiments, the process shown in FIG. 5 is repeated to stack multiple layers to form a thermal line segment stack 26.
다양한 실시예에서, 행 라인(16) 및 열 라인 세그먼트(18)는 알루미늄, 구리, 규화물 또는 합금, 혹은 다른 적절한 도전성 금속 또는 반도체 재료로 구성된다. 다양한 실시예에서, 산화물 층(72)은 임의의 적절한 전기적 절연 물질로 형성되는 데 이 절연 물질은 ONO(oxide-nitride-oxide), Ta2O5(tantalum pentoxide), P-SiNx(plasma enhanced silicon nitride), 티타늄 산화물, 게르마늄 산화물과, 증착된 산화물, 성장한 산화물을 포함하는 임의의 화학 기상 증착(CVD) 유전체, 또는 임의의 다른 적절한 유전체 물질을 포함하나 여기에 제한되는 것은 아니다. 다양한 실시예에서, 유전체 층(62) 및 유전체 층(74)은 적절한 전기적 절연 물질로 형성되는데, 이 절연 물질은 습성 또는 건성 실리콘 이산화물(SiO2), 실리콘 질화물을 포함하는 질화물 물질, Si-OC2H5(tetraethylorthosilicate), 반응기에서 TEOS 가스의 분해로부터 생성된 증착으로부터 형성된 산화물을 포함하는 TEOS 기반 산화물, BPSG(borophosphosilicate glass), PSG(phosphosilicate glass), BSG(borosilicate glass), 폴리아미드 막, 산화질화물(oxynitride), SOG(spin on glass)과, 증착된 산화물 또는 성장한 산화물을 포함하는 임의의 화학적 기상 증착(CVD) 유전체, 임의의 물리적 기상 증착(PVD) 유전체 또는 스퍼터링된 유전체를 포함하나 여기에 제한되는 것은 아니다.In various embodiments, row line 16 and column line segment 18 are comprised of aluminum, copper, silicide or alloy, or other suitable conductive metal or semiconductor material. In various embodiments, oxide layer 72 is formed of any suitable electrically insulating material, which may include oxide-nitride-oxide (ONO), tantalum pentoxide (TA 2 O 5 ), and plasma enhanced silicon (P-SiNx). nitride), titanium oxide, germanium oxide, and any chemical vapor deposition (CVD) dielectric, including deposited oxide, grown oxide, or any other suitable dielectric material. In various embodiments, dielectric layer 62 and dielectric layer 74 are formed of a suitable electrically insulating material, the insulating material being wet or dry silicon dioxide (SiO 2 ), a nitride material including silicon nitride, Si-OC 2 H 5 (tetraethylorthosilicate), TEOS based oxides including oxides formed from the deposition resulting from decomposition of TEOS gases in reactors, borophosphosilicate glass (BPSG), phosphosilicate glass (PSG), borosilicate glass (PSG), polyamide films, oxidation It includes, but is not limited to, nitride, spin on glass (SOG), and any chemical vapor deposition (CVD) dielectric, including any deposited or grown oxide, any physical vapor deposition (PVD) dielectric or sputtered dielectric. It is not limited.
예시된 실시예에서, 행 라인(16), 산화물 부분(60) 및 금속 층(66)은 제어 소자(142)를 형성한다. 예시된 실시예에서, 금속 층(66), 산화물 부분(70) 및 열 라인 세그먼트(18)는 저장 소자(141)를 형성한다. 저장 소자(141)는 저장 구조체를 생성하는 전자 터널링을 이용한다. 예시된 실시예에서, 전자 터널링은 직접적인 터널링이 될 수 있어서 최소 산화물 층 두께를 요구한다. 다양한 실시예에서, 산화물 층 두께는 대략 5 내지 50 옹스트롬 내의 범위에 존재한다. 다른 실시예에서, 다른 적절한 산화물 층 두께가 사용될 수 있다. 일 실시예에서, 저장 소자(141)는 안티 퓨즈 소자이다. 다른 실시예에서, 저장 소자(141)는 저장 구조체를 생성하는 유전체 파열 역학(dielectric rupture dynamics)과 같은 메카니즘을 이용한다.In the illustrated embodiment, the row line 16, the oxide portion 60 and the metal layer 66 form the control element 142. In the illustrated embodiment, the metal layer 66, the oxide portion 70 and the thermal line segment 18 form the storage element 141. Storage element 141 utilizes electron tunneling to create a storage structure. In the illustrated embodiment, electron tunneling can be direct tunneling, requiring a minimum oxide layer thickness. In various embodiments, the oxide layer thickness is in the range of approximately 5 to 50 angstroms. In other embodiments, other suitable oxide layer thicknesses may be used. In one embodiment, storage element 141 is an anti-fuse element. In another embodiment, storage element 141 utilizes a mechanism such as dielectric rupture dynamics to create the storage structure.
다양한 실시예에서, 메모리 셀을 판독하는 경우와 같이 산화물 부분(70) 양단에 저전압이 나타나는 경우, 산화물 부분(70)을 통과하는 전류는 낮은 마이크로암페어 또는 나노암페어 범위를 가질 수 있어서, 낮은 전력 소실을 야기한다. 저장 소자(141)는 산화물 부분(70)에 걸쳐 필라멘트를 형성함으로써 프로그래밍되는 경우, 전류는 높은 나노암페어 내지 마이크로암페어 범위를 가질 수 있다. 전류 레벨의 이런 차이는 산화물 부분(70)이 논리 "0" 또는 논리 "1"로 프로그램되는 지를 감지함에 있어 매우 양호한 신호대 잡음 비를 생성한다. 예시된 전류 범위는 0.18 마이크론 프로세스 기하학(geometries)에 대한 대략적인 전류 범위이지만, 실제 전류 범위는 사용되는 실제 프로세스 기하학에 따라 달라질 수 있다.In various embodiments, when a low voltage appears across the oxide portion 70, such as when reading a memory cell, the current through the oxide portion 70 may have a low microamp or nanoampere range, resulting in low power dissipation. Cause. When the storage element 141 is programmed by forming a filament over the oxide portion 70, the current may have a high nanoamp to microamp range. This difference in current level produces a very good signal-to-noise ratio in detecting whether the oxide portion 70 is programmed to logic "0" or logic "1". The illustrated current range is an approximate current range for 0.18 micron process geometries, but the actual current range may vary depending on the actual process geometry used.
다양한 실시예에서, 저장 소자(141)를 프로그래밍할 때와 같이 상위 전압에 있어서, 산화물 부분(70)은 터널링 전류의 결과로서 보다 높은 전류 흐름을 가질 수 있다. 터널링 전류는 저장 소자(141)를 국부적으로 가열하는 전자 흐름을 생성하여, 산화물 부분(70)에 걸쳐 도전성 필라멘트를 형성한다. 도전성 필라멘트는 용융점(fusing site)을 가열하도록 산화물 부분(70)을 가로질러 충분한 에너지가 인가되어 산화물 부분(70)의 상태가 변경되어 영구적인 경우 형성된다. 다른 실시예에서, 산화물 부분(70)은 터널 접합 장치이기보다는 유전체 브레이크다운 장치가 되도록 프로세싱된다.In various embodiments, at higher voltages, such as when programming storage element 141, oxide portion 70 may have a higher current flow as a result of the tunneling current. The tunneling current produces an electron flow that locally heats the storage element 141, forming conductive filaments over the oxide portion 70. Conductive filaments are formed when sufficient energy is applied across the oxide portion 70 to heat the fusing site so that the state of the oxide portion 70 changes and is permanent. In another embodiment, oxide portion 70 is processed to be a dielectric breakdown device rather than a tunnel junction device.
도 6은 본 발명에 따른 메모리 저장 소자에 사용되는 메모리 셀(14)의 제 3 실시예를 예시하는 단면도이다. 메모리 셀(14)의 구성은 도 6의 예시에서 상태 변경 층(76)을 포함한다는 것을 제외하고는 도 5의 실시예와 유사하다. 다수의 적절한 상 전이 물질(phase change materials)은 본 발명에 따른 판독/기록가능(또는 기록/삭제/기록) 상태 전이 층용으로 사용될 수 있다. 일 실시예에서, 게르마늄 텔루르 화화물(GeTe)이 사용된다. GeTe는 적절한 비율로 가열 및 냉각 단계를 거침으로써 가역적으로 반도전성(비정질) 상태에서 금속(결정) 상태로 변경될 수 있다. 일 실시예에서, GeTe는 반도전성 상태인 경우 p형이되도록 도핑된다. GeTe가 n형 반도체 층 위에 증착되는 경우, 금속 상태의 GeTe와 비교해 볼 때 접합부를 지나가는 캐리어 수에 있어서 큰 대비가 관찰된다. 다양한 실시예에서, GeTe 또는 다른 적절한 상 전이 물질을 사용하는 경우, 메모리 셀은 판독-기록가능이거나 기록, 삭제 및 기록될 수 있다. 다른 실시예에 있어서, 다른 상 전이 물질이 사용될수 있는데, 이들 물질로는 GaSb, InSb, InSe, Sb2Te3, Ge2Sb2Te5, InSbTe, GaSeTe, SnSb2Te4, InSbGe, AglnSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2및 GeSbTe와 같은 합금을 포함하나 여기에 제한되는 것은 아니다.6 is a cross-sectional view illustrating a third embodiment of the memory cell 14 used in the memory storage element according to the present invention. The configuration of the memory cell 14 is similar to the embodiment of FIG. 5 except that it includes a state change layer 76 in the example of FIG. Many suitable phase change materials can be used for the read / write (or write / erase / write) state transition layer according to the present invention. In one embodiment, germanium telluride (GeTe) is used. GeTe can be reversibly changed from a semiconductive (amorphous) state to a metal (crystal) state by undergoing heating and cooling steps in an appropriate ratio. In one embodiment, GeTe is doped to be p-type when in a semiconductive state. When GeTe is deposited on an n-type semiconductor layer, a large contrast is observed in the number of carriers passing through the junction as compared to GeTe in the metal state. In various embodiments, when using GeTe or other suitable phase transfer material, memory cells may be read-writeable or written, erased and written. In other embodiments, other phase transfer materials may be used, including GaSb, InSb, InSe, Sb 2 Te 3 , Ge 2 Sb 2 Te 5 , InSbTe, GaSeTe, SnSb 2 Te 4 , InSbGe, AglnSbTe, Alloys such as (GeSn) SbTe, GeSb (SeTe), Te 81 Ge 15 Sb 2 S 2, and GeSbTe, but are not limited thereto.
다른 실시예에서, 메모리 셀(14)을 구성하는 또 다른 상태 전이 기법이 사용될 수 있다. 이들 기법은 르콤브(LeComber) 스위치 또는 규화물 스위치를 포함하나 여기에 제한되는 것은 아니다. 레콤버 스위치는 비정질의 고유 실리콘(amorphous intrinsic silicon)의 얇은 층을 행 라인(16) 또는 열 라인 세그먼트(18)와 같은 금속 도전체 위에 증착함으로써 형성된다. 도전체는 크롬(Cr)을 포함하는 다수의 적절한 물질에 의해 형성된다. 비정질의 고유 실리콘의 얇은 층이 증착된 후, 금(Ag)과 같은 별개의 금속이 비정질 고유 실리콘 층 위에 증착된다. 레콤버 스위치는 프로그래밍된 전에 반전 바이어스형 터널 다이오드(reversed biased tunnel diode)로서 작용한다. 레콤버 스위치는 도전성 경로를 형성하도록 비정질 실리콘에 걸쳐 강화되고 집중된 전계를 생성함으로써 프로그래밍된다.In other embodiments, another state transition technique for constructing memory cells 14 may be used. These techniques include, but are not limited to, LeComber switches or silicide switches. The recumber switch is formed by depositing a thin layer of amorphous intrinsic silicon over a metal conductor, such as row line 16 or column line segment 18. The conductor is formed by a number of suitable materials, including chromium (Cr). After a thin layer of amorphous native silicon is deposited, a separate metal, such as gold (Ag), is deposited over the amorphous native silicon layer. The recumber switch acts as a reversed biased tunnel diode before it is programmed. The recumber switch is programmed by creating an electric field that is strengthened and concentrated across the amorphous silicon to form a conductive path.
규화물 스위치는 실리콘과 전이 금속 박막을 교대로 적층함으로써 형성되어 교번하는 막은 프로그래밍된 경우 변경된 저항을 나타낸다. 일반적으로, 규화물 스위치에 대한 프로그래밍 프로세스는 비가역적이다. 기록 이전에, 적층된 실리콘 및 트랜잭션 금속 층은 제 1 저항을 갖는다. 전류가 선택된 메모리 셀에 통과하도록 하는 적절한 행 및 열 라인이 선택된다. 선택된 메모리 셀을 통과하는 전류는 규화 반응(silicidation reaction)을 트리거하고 완료하는 줄열(Joule heat)을 발생시킨다. 집중된 전계를 인가함으로써, 전류는 집속되고 줄열은 프로그램이 완료되게 해주는 작은 영역에 집중된다. 규화 반응으로 인해 선택된 메모리 셀의 저항이 보다 낮은 값으로 바뀐다. 프로그래밍된 메모리 셀을 판독하기 위해, 작은 감지 전류가 메모리 셀에 공급되고 메모리 셀 양단의 전압 강하가 측정된다. 다양한 실시예에서, Ni2Si, NiSi, NiSi2, Pd2Si, PdSi, Pt2Si 및 PtSi를 포함하는 다수의 적절한 규화물 화합물이 사용될 수 있으나 여기에 제한되는 것은 아니다. 다른 실시예에서, 실리콘을 포함하는 다양한 화합물에 있어서 Ti, V, Cr, Mn, Fe, Co, Zr, Nb, Mo, Rh, Hf, Ta, W 및 Ir을 포함하는 다른 전이 금속이 사용될 수 있으나 여기에 제한되는 것은 아니다. 다양한 실시예에서, 도 6에 도시된 프로세스는 다수의 층을 적층하여 열 라인 세그먼트 스택(26)을 형성하도록 반복된다.The silicide switch is formed by alternately stacking silicon and transition metal thin films so that alternating films exhibit altered resistance when programmed. In general, the programming process for a silicide switch is irreversible. Prior to writing, the stacked silicon and transaction metal layers have a first resistance. Appropriate row and column lines are selected to allow current to pass through the selected memory cell. The current through the selected memory cell generates Joule heat to trigger and complete the silicidation reaction. By applying a concentrated electric field, the current is focused and the joule heat is concentrated in a small area that allows the program to complete. The silicification reaction changes the resistance of the selected memory cell to a lower value. To read the programmed memory cell, a small sense current is supplied to the memory cell and the voltage drop across the memory cell is measured. In various embodiments, a number of suitable silicide compounds may be used including, but not limited to, Ni 2 Si, NiSi, NiSi 2 , Pd 2 Si, PdSi, Pt 2 Si, and PtSi. In other embodiments, other transition metals including Ti, V, Cr, Mn, Fe, Co, Zr, Nb, Mo, Rh, Hf, Ta, W and Ir may be used for various compounds including silicon. It is not limited to this. In various embodiments, the process shown in FIG. 6 is repeated to stack multiple layers to form a thermal line segment stack 26.
도 7은 열 라인 세그먼트 스택(26)의 제 1 실시예를 예시하는 단면도이다. 도 7은 참조번호(36a)로 도시된 베이스 도전체 라인에 대응하는 두 개의 열 라인 세그먼트 스택(26a)을 도시하고 있다. 행 라인(16)은 일차원으로 연장하고 참조번호(16a 내지 16c)로 도시되어 있다. 열 라인 세그먼트(18)는 이차원으로 연장하고 참조번호(18a 내지 18d)로 도시되어 있다. 메모리 셀 어레이(14a 내지 14f)는 열 라인 세그먼트(18a 내지 18d)와 교차하여 각 열 라인 세그먼트(18)는 적어도 하나의 메모리 셀(14)과 교차한다. 각 메모리 셀(14)은 단일 행 라인(16)에 의해 교차된다. 예시된 실시예에서, 도전성 필라 또는 도전성 비아(32a 및 34a)는 열 라인 세그먼트(18)에 결합되어 각 열 라인 세그먼트(18)는 동일한 행 라인(16)과 교차하지 않는 메모리 셀(14)과 교차한다. 행 라인(16), 열 라인 세그먼트(18) 및 메모리 셀의 상호연결 배열을 통해 각 메모리 셀(14)은 단일 행 라인(16) 및 열 라인 세그먼트(18)에 의해 교차되고 대응하는 선택 스위치(28a 또는 30a)를 통해 선택된다.7 is a cross-sectional view illustrating a first embodiment of a column line segment stack 26. FIG. 7 shows two column line segment stacks 26a corresponding to base conductor lines, shown at 36a. Row line 16 extends in one dimension and is shown by reference numerals 16a-16c. The column line segment 18 extends in two dimensions and is shown by reference numerals 18a to 18d. The memory cell arrays 14a-14f intersect with the column line segments 18a-18d so that each column line segment 18 intersects with at least one memory cell 14. Each memory cell 14 is crossed by a single row line 16. In the illustrated embodiment, the conductive pillars or conductive vias 32a and 34a are coupled to column line segments 18 so that each column line segment 18 has a memory cell 14 that does not intersect the same row line 16. To cross. The interconnect arrangement of row lines 16, column line segments 18, and memory cells allows each memory cell 14 to be crossed by a single row line 16 and column line segment 18 and corresponding to a selector switch ( 28a or 30a).
도 8은 열 라인 세그먼트 스택(26)의 제 2 실시예를 예시하는 단면도이다. 도 8은 도 7의 실시예와 유사한 열 라인 세그먼트 스택(26a)의 상호연결 배열을 도시하고 있는데, 차이점은 각 열 라인 세그먼트(18)는 세 개의 메모리 셀(14)을 교차하는 반면, 도 7에 예시된 실시예에서는 각 열 라인 세그먼트(18)가 여섯 개의 메모리 셀(14)과 교차한다는 점이다. 도 8에 예시된 실시예에서, 각 열 라인 세그먼트(18)는 도 7에 예시된 여섯 개의 메모리 셀(14)보다는 세 개의 메모리 셀(14)과 교차하기 때문에, 판독 동작 동안 선택 스위치(28a 또는 30a)를 통해 감지 증폭기(38)에 결합되는 의도하지 않은 누설 전류의 양은 보다 적다. 다른 실시예에서, 다른 적절한 수의 열 라인 세그먼트(18)가 사용될 수 있다. 도 7 및 도 8에 예시된 실시예는 각각 다른 실시예에서 단일 열 라인 세그먼트(18)와 교차하는 6개의 메모리 셀(14)과 3개의 메모리 셀(14)을 도시하고 있지만, 허용될 수 있는 누설 전류 레벨에 따라 다른 적절한 수의 메모리 셀이 각 열 라인 세그먼트(18)와 교차할 수 있다.8 is a cross-sectional view illustrating a second embodiment of a column line segment stack 26. FIG. 8 illustrates an interconnect arrangement of a column line segment stack 26a similar to the embodiment of FIG. 7, with the difference that each column line segment 18 intersects three memory cells 14, while FIG. In the illustrated embodiment, each column line segment 18 intersects six memory cells 14. In the embodiment illustrated in FIG. 8, since each column line segment 18 intersects three memory cells 14 rather than the six memory cells 14 illustrated in FIG. 7, the select switch 28a or The amount of unintended leakage current coupled to sense amplifier 38 via 30a) is less. In other embodiments, other suitable numbers of column line segments 18 may be used. 7 and 8 illustrate six memory cells 14 and three memory cells 14 that intersect a single column line segment 18 in other embodiments, respectively, which may be acceptable. Depending on the leakage current level, another suitable number of memory cells may intersect each column line segment 18.
도 9는 도 8에 예시된 제 2 실시예의 평면도이다. 도 9는 열 라인 세그먼트 스택(26a 내지 26d)을 예시하는데, 도전성 필라 또는 도전성 비아(34)는 열 라인 세그먼트 스택(26) 사이에서 열 라인 세그먼트(18)를 인접 열 라인 세그먼트(26)에결합한다. 각 열 라인 세그먼트 스택(26)은 열 라인 세그먼트(18d)에 수직인 3개의 행 도전체(16c)를 포함한다. 열 라인 세그먼트(18d)는 대응 열 라인 세그먼트(18a 내지 18c)와 일직선 상에 배열된다. 각 메모리 셀(14f)은 행 라인(16)과 열 라인 세그먼트(18)에 의해 교차된다.9 is a plan view of the second embodiment illustrated in FIG. 8. 9 illustrates thermal line segment stacks 26a-26d, wherein conductive pillars or conductive vias 34 couple thermal line segments 18 to adjacent thermal line segments 26 between thermal line segment stacks 26. do. Each column line segment stack 26 includes three row conductors 16c perpendicular to the column line segment 18d. The column line segments 18d are arranged in line with the corresponding column line segments 18a to 18c. Each memory cell 14f is crossed by a row line 16 and a column line segment 18.
도 10은 위에서 예시되고 설명한 3차원 메모리 저장 장치를 포함하는 본 발명에 따른 메모리 캐리어(80)의 배치도이다. 예시된 실시예에서, 메모리 캐리어(80)는 하나 이상의 메모리 저장 장치(82)를 포함한다. 다양한 실시예에서, 메모리 캐리어(80)는 PCMCIA, PC 카드, 스마트 메모리, SD(secure digital), 멀티 미디어 카드(MMC), 메모리 스틱, 디지털 필름, ATA 및 콤팩트 플래쉬를 포함하나 여기에 제한되지 않는 임의의 적절한 메모리 카드 포맷을 사용할 수 있다. 예시된 실시예에서, 메모리 캐리어(80)는 기계적 및 전기적 콘택트 모두를 위한 메모리 캐리어(80)에 적절한 콘넥터를 제공하는 기계적 인터페이스(84)를 포함한다. 다른 실시예에서, 전기적 인터페이스(86)는 기계적 인터페이스(84) 상의 전기적 콘택트와 전기적으로 결합하고, 보안, 어드레스 디코딩, 변압 또는 메모리 저장 장치(82)에 대한 기록 방지 등을 포함하는 적절한 기능을 제공한다. 다양한 실시예에서, 메모리 캐리어(80)는 메모리 저장 장치(82), 전기적 인터페이스(86) 및 기계적 인터페이스(84)를 물리적으로 지원하는 인쇄 회로 기판(PCB) 또는 세라믹 기판일 수 있다.10 is a layout view of a memory carrier 80 in accordance with the present invention including the three-dimensional memory storage device illustrated and described above. In the illustrated embodiment, the memory carrier 80 includes one or more memory storages 82. In various embodiments, memory carrier 80 includes, but is not limited to, PCMCIA, PC Card, Smart Memory, Secure Digital (SD), MultiMediaCard (MMC), Memory Stick, Digital Film, ATA, and Compact Flash. Any suitable memory card format can be used. In the illustrated embodiment, the memory carrier 80 includes a mechanical interface 84 that provides a suitable connector to the memory carrier 80 for both mechanical and electrical contacts. In another embodiment, electrical interface 86 is electrically coupled with electrical contacts on mechanical interface 84 and provides suitable functionality including security, address decoding, transformer or write protection for memory storage 82, and the like. do. In various embodiments, the memory carrier 80 may be a printed circuit board (PCB) or ceramic substrate that physically supports the memory storage device 82, the electrical interface 86, and the mechanical interface 84.
도 11은 위에서 예시되고 설명된 삼차원 메모리 저장 장치를 포함하는 본 발명에 따른 전자 장치의 블록도이다. 도 11에 예시된 실시예에서, 전자 장치는 컴퓨터 시스템(90)이다. 예시된 실시예에서, 마이크로프로세서(92)는 메모리 저장 장치(94)에 결합된다. 다양한 실시예에서, 메모리 저장 장치(94)는 컴퓨터 실행가능 인스트럭션 및/또는 사용자 데이터를 보유하는 데 사용된다. 메모리 저장 장치(94)에 대한 다른 응용은 BIOS 메모리, DRAM 메모리, ROM 또는 다양한 레벨의 내부 또는 외부 캐쉬 메모리를 포함할 수 있다. 예시된 실시예에서, 마이크로프로세서(92)는 하드 디스크 드라이브, 플로피 드라이브, CD/DVD 드라이브, 테이프 드라이브 또는 다른 적절한 대용량 저장 장치일 수 있는 저장 장치(96)에 연결된다. 마이크로프로세서(92) 및 메모리 회로(94) 모두는 본 발명에 따른 하나 이상의 메모리 저장 장치를 포함할 수 있다. 예시된 실시예에서, 본 발명에 따른 메모리 저장 장치를 포함할 수 있는 마이크로프로세서(92)는 디스플레이 장치(98)에 연결된다. 다양한 실시예에서, 본 발명의 메모리 저장 장치는 컴퓨터 시스템(90) 내의 다수의 메모리 저장 응용 영역 내에 포함될 수 있다.11 is a block diagram of an electronic device according to the present invention including the three-dimensional memory storage device illustrated and described above. In the embodiment illustrated in FIG. 11, the electronic device is a computer system 90. In the illustrated embodiment, microprocessor 92 is coupled to memory storage 94. In various embodiments, memory storage 94 is used to hold computer executable instructions and / or user data. Other applications for the memory storage 94 may include BIOS memory, DRAM memory, ROM, or various levels of internal or external cache memory. In the illustrated embodiment, microprocessor 92 is coupled to storage device 96, which may be a hard disk drive, floppy drive, CD / DVD drive, tape drive, or other suitable mass storage device. Both microprocessor 92 and memory circuit 94 may include one or more memory storage devices in accordance with the present invention. In the illustrated embodiment, a microprocessor 92, which may include a memory storage device according to the present invention, is coupled to the display device 98. In various embodiments, the memory storage device of the present invention may be included within multiple memory storage application areas within computer system 90.
도 12는 위에서 예시되고 설명된 3차원 메모리 저장 장치를 포함하는 본 발명에 따른 내장형 메모리 어레이(100)의 부분적 사시도이다. 예시된 실시예에서, 내장형 메모리 어레이(100)는 마이크로프로세서(104)의 상단에 제조되어 다이 영역 크기를 최소화한다. 마이크로프로세서(104)는 수평 기판 표면을 형성한다. 바람직하게, 메모리 어레이(100)는 메모리 셀(14)의 하나 이상의 수직 층(102)으로 구축되어 내장형 메모리 어레이(100)를 형성한다. 마이크로프로세서(102)는 결합 와이어(108)를 통해 패키지(106)에 전기적으로 부착된다. 다른 실시예에서, TAB(Tape Automated Bonding)와 같은 다른 적절한 패키징 기법이 사용될 수 있다.12 is a partial perspective view of an embedded memory array 100 in accordance with the present invention including the three-dimensional memory storage device illustrated and described above. In the illustrated embodiment, the embedded memory array 100 is fabricated on top of the microprocessor 104 to minimize die area size. Microprocessor 104 forms a horizontal substrate surface. Preferably, memory array 100 is constructed from one or more vertical layers 102 of memory cells 14 to form embedded memory array 100. The microprocessor 102 is electrically attached to the package 106 via the coupling wire 108. In other embodiments, other suitable packaging techniques may be used, such as Tape Automated Bonding (TAB).
바람직한 실시예를 설명하기 위해 본 명세서에서 특정 실시예가 예시되고 설명되었지만, 당업자라면 폭넓고 다양한 대안들 및/또는 등가적인 구현들이 도시되고 설명된 특정 실시예를 본 발명의 범주를 벗어나지 않고서 대체될 수 있다는 것을 이해할 것이다. 화학, 기계, 전자-기계, 전자 및 컴퓨터 분야의 당업자라면 본 발명이 매우 넓고 다양한 실시예로 구현될 수 있다는 것을 쉽게 이해할 것이다. 이 응용은 본 명세서에서 설명된 바람직한 실시예에 대한 임의의 개조 또는 변형을 커버하려한다. 그러므로, 본 발명은 청구항 및 그들의 등가물에 의해서만 제한된다는 것이 분명히 의도된다.While specific embodiments have been illustrated and described herein to describe preferred embodiments, a wide variety of alternatives and / or equivalent implementations are shown and can be replaced by those skilled in the art without departing from the scope of the present invention. I will understand. Those skilled in the chemical, mechanical, electro-mechanical, electronic and computer arts will readily appreciate that the present invention can be implemented in a very wide variety of embodiments. This application is intended to cover any adaptations or variations of the preferred embodiments described herein. Therefore, it is manifestly intended that this invention be limited only by the claims and the equivalents thereof.
본 발명에 따르면, 삼차원 교차점 메모리 어레이를 통해 보다 큰 메모리 셀 밀도와 감소된 누설 전류를 가지는 개선된 메모리를 제공한다.According to the present invention, a three-dimensional cross point memory array provides an improved memory having greater memory cell density and reduced leakage current.
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