KR20030094678A - Synchronous semiconductor memory device - Google Patents

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KR20030094678A KR1020020031929A KR20020031929A KR20030094678A KR 20030094678 A KR20030094678 A KR 20030094678A KR 1020020031929 A KR1020020031929 A KR 1020020031929A KR 20020031929 A KR20020031929 A KR 20020031929A KR 20030094678 A KR20030094678 A KR 20030094678A
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Abstract

PURPOSE: A synchronous semiconductor memory device is provided to increase the effective data width at a high frequency by implementing data input/output buffers, data pads and data pins separated into an even number and an odd number. CONSTITUTION: A synchronous semiconductor memory device includes a memory cell array(100), a read circuit, a data output buffer circuit(130_EVEN), a data pads(120_EVEN), an odd number data output buffer circuit(130_ODD) and an odd number data pads(120_ODD). The memory cell array(100) stores data information and the read circuit reads the data from the memory cell array(100). The data output buffer circuit(130_EVEN) receives the even number data among the data read by the read circuit. The data pads(120_EVEN) is electrically connected to the data output buffer circuit(130_EVEN). The odd number data output buffer circuit(130_ODD) receives the odd number data among the data read by the read circuit and the odd number data pads(120_ODD) is electrically connected to the odd number data output buffer circuit(130_ODD).

Description

동기형 반도체 메모리 장치{SYNCHRONOUS SEMICONDUCTOR MEMORY DEVICE}Synchronous Semiconductor Memory Device {SYNCHRONOUS SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 집적 회로 장치들에 관한 것으로, 좀 더 구체적으로는 클록 신호의 상승 및 하강 에지에서 각각 데이터를 입/출력하는 동기형 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor integrated circuit devices, and more particularly, to a synchronous semiconductor memory device which inputs and outputs data at rising and falling edges of a clock signal, respectively.

일반적으로 동기식 다이나믹 랜덤 액세스 메모리 (synchronous dynamic access memory: "SDRAM")는 시스템 클럭 신호의 천이에 응답하여 데이터 입/출력 동작이 제어되는 DRAM을 일컫는 것으로, 일반적인 비동기식 DRAM에 비해 상당히 높은 동작 속도를 가지고 있다. SDRAM의 동작 속도는 그것이 사용되는, 예를 들면, 컴퓨터와 같은 응용 시스템의 동작 속도에 비해서는 상당히 낮은 수준에 머무르고 있다. 따라서, 이와 같이 낮은 SDRAM의 동작 속도는 응용 시스템의 전체적인 성능을 최적화하는데 장애가 된다.Generally, synchronous dynamic access memory ("SDRAM") refers to DRAM whose data input / output operations are controlled in response to a transition of a system clock signal. The synchronous dynamic access memory ("SDRAM") has a considerably higher operating speed than a general asynchronous DRAM. have. The operating speed of an SDRAM remains at a significantly lower level than the operating speed of the application system in which it is used, for example a computer. Thus, this low SDRAM operating speed is an obstacle to optimizing the overall performance of the application system.

SDRAM의 낮은 동작 속도를 개선하기 위해, 시스템 클럭 신호의 상승 에지 (rising edge) 및 하강 에지 (falling edge) 모두에 각각 응답하여 데이터를 입/출력하는 기술이 개발되었다. 이와 같이 시스템 클럭 신호의 상승 에지 및 하강 에지에 각각 응답하여 데이터를 입/출력하는 방식을 더블 데이터 레이트 (double data rate: 이하 "DDR"이라 칭함) 모드라 한다. 이에 관련하여, 시스템 클럭 신호의 상승 에지 및 하강 에지 중 어느 하나에만 응답하여 데이터를 입/출력하는 방식을 싱글 데이터 레이트 (single data rate: 이하 "SDR"이라 칭함) 모드라 한다. SDR 모드와 달리, DDR 모드는 데이터의 출력 또는 입력 동작이 시스템 클록의 양 에지에 응답하여 수행되므로 동작 가능 주파수가 높다는 특성을 가진다. 그러므로, DDR 모드는 초고속 SDRAM을 구현시킬 수 있는 하나의 방편이 될 수 있다.In order to improve the low operating speed of the SDRAM, a technique has been developed for inputting and outputting data in response to both the rising and falling edges of the system clock signal, respectively. As described above, a method of inputting / outputting data in response to the rising edge and the falling edge of the system clock signal is called a double data rate (hereinafter, referred to as a “DDR”) mode. In this regard, a method of inputting / outputting data in response to only one of the rising edge and the falling edge of the system clock signal is called a single data rate (hereinafter, referred to as a “SDR”) mode. Unlike the SDR mode, the DDR mode has a characteristic that the operating frequency is high because the output or input operation of the data is performed in response to both edges of the system clock. Therefore, DDR mode can be one way to implement ultra-fast SDRAM.

도 1은 일반적인 DDR SDRAM 장치의 개략적인 입/출력 구조를 보여주는 블록도이다.1 is a block diagram showing a schematic input / output structure of a general DDR SDRAM device.

도 1을 참조하면, 일반적인 DDR SDRAM 장치는 데이터 정로블 저장하는 메모리 셀 어레이 (memory cell array) (10)를 포함하며, 상기 어레이 (10)는 행들과 열들의 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 갖는다. 도 1에는 단지 하나의 데이터 입/출력 핀에 대응하는 회로 구성이 도시되어 있다. 데이터 입/출력 핀 (12)에는 데이터 입/출력 패드 (14)가 전기적으로 연결되어 있다. 데이터 입/출력 패드 (14)에는 데이터 입력 버퍼 블록 (16)과 데이터 출력 버퍼 블록 (18)이 연결된다. 데이터 입력 버퍼 블록 (16)에는, 비록 도면에는 도시되지 않았지만, 클록 신호의 반주기 동안 입력되는 데이터 (예를 들면, 홀수번째 데이터)를 임시적으로 저장하는 버퍼와 클록 신호의 나머지 반주기 동안 입력되는 데이터 (예를 들면, 짝수번째 데이터)를 임시적으로 저장하는 버퍼가 제공될 것이다.Referring to FIG. 1, a typical DDR SDRAM device includes a memory cell array 10 for storing data data, and the array 10 includes a plurality of memory cells arranged in a matrix of rows and columns. Have them. 1 shows a circuit configuration corresponding to only one data input / output pin. A data input / output pad 14 is electrically connected to the data input / output pin 12. A data input buffer block 16 and a data output buffer block 18 are connected to the data input / output pad 14. Although not shown in the figure, the data input buffer block 16 includes a buffer for temporarily storing data (for example, odd-numbered data) input during the half cycle of the clock signal and data input for the remaining half cycle of the clock signal ( For example, a buffer may be provided to temporarily store even data.

데이터 입력 버퍼 블록 (16)에 저장되는 데이터는 쓰기 경로 (20)를 통해 메모리 셀 어레이 (10)에 저장될 것이다. 메모리 셀 어레이 (10)에 저장된 데이터는 읽기 경로 (22)를 통해 읽혀지며, 그렇게 읽혀진 데이터는 데이터 출력 버퍼 블럭 (16)으로 전달된다. 데이터 출력 버퍼 블록 (16)에는, 비록 도면에는 도시되지 않았지만, 클록 신호의 반주기 동안 입력되는 데이터 (예를 들면, 홀수번째 데이터)를 임시적으로 저장하는 버퍼와 클록 신호의 나머지 반주기 동안 입력되는 데이터 (예를 들면, 짝수번째 데이터)를 임시적으로 저장하는 버퍼가 제공될 것이다.Data stored in the data input buffer block 16 will be stored in the memory cell array 10 via the write path 20. Data stored in the memory cell array 10 is read through the read path 22, and the read data is transferred to the data output buffer block 16. Although not shown in the figure, the data output buffer block 16 includes a buffer for temporarily storing data (for example, odd-numbered data) input during a half period of a clock signal and data input for the remaining half period of a clock signal ( For example, a buffer may be provided to temporarily store even data.

앞서 설명된 DDR SDRAM 장치의 경우, 데이터는 홀수번째 데이터와 짝수번째데이터로 나뉘어지며, 외부 클록 신호를 기준으로 상승 에지에서 그리고 하강 에지에서 각각 발생하게 되어 실질적인 더블 데이터 레이트 동작이 구현된다. 동작 주파수가 증가함에 따라 tCC 시간 역시 짧아진다. 이는 (1-tCC) 시간 동안 입/출력되는 데이터의 유효 폭 (valid window)가 줄어듬을 의미한다. 메모리 장치의 입장에서 쓰기 데이터의 인식에 어려움을 유발하고, 칩셋 (chipset)의 입장에서는 읽기 데이터의 페치에 어려움을 유발하게 되어 실질적인 주파수 제한 요인이 된다.In the case of the DDR SDRAM device described above, the data is divided into odd-numbered data and even-numbered data, which are generated on the rising edge and the falling edge based on an external clock signal, respectively, to realize a substantial double data rate operation. As the operating frequency increases, the tCC time also shortens. This means that the valid window of the input / output data during (1-tCC) time is reduced. The memory device causes difficulty in recognizing the write data, and in the chipset, it causes difficulty in fetching the read data, which is a practical frequency limiting factor.

읽기 데이터의 경우를 보면, 온칩 DLL이 가지는 지터 (jitter), 외부 클록 지터, 그리고 출력 버퍼의 하이-로우/로우-하이 스큐와 SSO 노이즈를 통해 발생되는 사각 지대 (dead zone)때문에, 도 2에 도시된 바와같이, 더욱 유효 읽기 데이터 구간 (이하, "tDV"라 포기함)이 줄어들게 된다. 특히 고주파로 갈수록 칩 내부 노이즈는 증가되며, SSI 노이즈 또한 증가할 것이므로 사각 지대에 의한 tDV 손실은 주파수 증가에 결정적인 제한 요소가 될 것이다.In the case of read data, Figure 2 shows the on-chip DLL's jitter, external clock jitter, and dead zones caused by the high-low / low-high skew of the output buffer and SSO noise. As shown, more valid read data intervals (hereinafter referred to as "tDV") are reduced. In particular, as the high frequency increases, the internal chip noise will increase, and the SSI noise will also increase, so the tDV loss caused by the dead zone will be the limiting factor for the frequency increase.

쓰기 데이터의 경우도 마찬가지로, 메모리 장치가 인식할 수 있는 유효 데이터 입력 구간 (tDS, tDH)을 만족하기 위해서는 칩셋이 구동하는 데이터 입력 신호 또한 상당한 마진이 요구되는데, 역시 칩셋의 SSO 노이즈나 ISI 또는 하이-로우/로우-하이 스큐, 칩셋 DLL 지터 등으로 인해 tDS/tDH 구간을 확보함에 있어 제한 요소로 작용할 것이다. 따라서, 주파수 제한 요소로 작용할 것이다.In the case of write data, the data input signal driven by the chipset also requires a significant margin to satisfy the valid data input intervals (tDS, tDH) that the memory device can recognize. Low / low-high skew, chipset DLL jitter, etc., will limit the securing of tDS / tDH intervals. Thus, it will act as a frequency limiting factor.

본 발명의 목적은 유효 데이터 폭을 증가시킬 수 있는 동기형 반도체 메모리 장치을 제공하는 것이다.An object of the present invention is to provide a synchronous semiconductor memory device capable of increasing the effective data width.

도 1은 일반적인 DDR SDRAM 장치를 개략적으로 보여주는 블록도;1 is a block diagram schematically showing a typical DDR SDRAM device;

도 2는 도 1에 도시된 DDR SDRAM 장치의 읽기 동작에 따른 파형도;FIG. 2 is a waveform diagram illustrating a read operation of the DDR SDRAM device shown in FIG. 1; FIG.

도 3은 본 발명에 따른 DDR SDRAM 장치를 개략적으로 보여주는 블록도; 그리고3 is a block diagram schematically showing a DDR SDRAM device according to the present invention; And

도 4는 도 3에 도시된 DDR SDRAM 장치의 읽기 동작에 따른 파형도이다.4 is a waveform diagram illustrating a read operation of the DDR SDRAM device illustrated in FIG. 3.

* 도면의 주요 부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings

10, 100 : 메모리 셀 어레이10, 100: memory cell array

12, 110_EVEN, 110_ODD : 데이터 핀12, 110_EVEN, 110_ODD: data pin

14, 120_EVEN, 120_ODD : 데이터 패드14, 120_EVEN, 120_ODD: Data Pad

16, 140_EVEN, 140_ODD : 데이터 입력 버퍼16, 140_EVEN, 140_ODD: data input buffer

18, 130_EVEN, 130_ODD : 데이터 출력 버퍼18, 130_EVEN, 130_ODD: data output buffer

20, 160 : 쓰기 경로20, 160: write path

22, 150 : 읽기 경로22, 150: read path

상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 외부 클록 신호에 동기되어 동작하는 동기형 반도체 메모리 장치는 데이터 정보를 저장하기 위한 메모리 셀 어레이와; 상기 메모리 셀 어레이로부터 데이터를 읽는 읽기 회로와; 상기 읽기 회로에 의해서 읽혀진 데이터 중 짝수번 데이터를 받아들이는 짝수번 데이터 출력 버퍼 회로와; 상기 짝수번 데이터 출력 버퍼 회로와 전기적으로 연결된 짝수번 데이터 패드와; 상기 읽기 회로에 의해서 읽혀진 데이터 중 홀수번 데이터를 받아들이는 홀수번 데이터 출력 버퍼 회로와; 그리고 상기 홀수번 데이터 출력 버퍼 회로와 전기적으로 연결된 홀수번 데이터 패드를 포함한다.According to an aspect of the present invention for achieving the above object, a synchronous semiconductor memory device operating in synchronization with an external clock signal includes a memory cell array for storing data information; Read circuitry for reading data from said memory cell array; An even-numbered data output buffer circuit for receiving even-numbered data among the data read by the read circuit; An even-numbered data pad electrically connected to the even-numbered data output buffer circuit; An odd-numbered data output buffer circuit for receiving odd-numbered data among the data read by the read circuit; And an odd data pad electrically connected to the odd data output buffer circuit.

이 실시예에 있어서, 상기 짝수번 데이터 패드는 짝수번 패키지 핀에 전기적으로 연결되고, 상기 홀수번 데이터 패드는 홀수번 패키지 핀에 전기적으로 연결된다.In this embodiment, the even-numbered data pads are electrically connected to even-numbered package pins, and the odd-numbered data pads are electrically connected to odd-numbered package pins.

이 실시예에 있어서, 상기 홀수번 데이터 패드에 연결되며, 홀수번 데이터를 공급받는 홀수번 데이터 입력 버퍼와; 상기 짝수번 데이터 패드에 연결되며, 짝수번 데이터를 공급받는 짝수번 데이터 입력 버퍼와; 그리고 상기 홀수번 및 짝수번 데이터 입력 버퍼들로부터 출력되는 홀수번 및 짝수번 데이터를 상기 메모리 셀 어레이에 저장하는 쓰기 회로를 더 포함한다.An odd-numbered data input buffer connected to the odd-numbered data pads and receiving odd-numbered data; An even-numbered data input buffer connected to the even-numbered data pad and configured to receive even-numbered data; And a write circuit configured to store odd-numbered and even-numbered data output from the odd-numbered and even-numbered data input buffers in the memory cell array.

이하 본 발명의 바람직한 실시예가 참조 도면들에 의거하여 상세히 설명될 것이다.DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will now be described in detail with reference to the drawings.

본 발명의 신규한 DDR SDRAM 장치에 따르면, 데이터 핀을 짝수번과 홀수번으로 분리하고, 각각의 짝수번 데이터와 홀수번 데이터를 (1-tCC) 시간동안 유지함으로써 (1/2-tCC) 시간동안 유지되는 것과 비교하여 볼 때 2배의 유효 데이터 폭을 확보할 수 있다.According to the novel DDR SDRAM device of the present invention, the data pins are divided into even and odd numbers, and each even and odd data is held for (1-tCC) time (1 / 2-tCC) time. Compared with the data retained, the effective data width can be doubled.

도 3은 본 발명에 따른 DDR SDRAM 장치를 개략적으로 보여주는 블록도이다.3 is a block diagram schematically illustrating a DDR SDRAM device according to the present invention.

도 3을 참조하면, 본 발명에 따른 DDR SDRAM 장치는 데이터 정로블 저장하는 메모리 셀 어레이 (100)를 포함하며, 상기 어레이 (100)는 행들과 열들의 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 갖는다. 본 발명에 따른 DDR SDRAM 장치의 경우, 하나의 데이터 핀 (110)은 2개의 데이터 핀들 (110_EVEN, 110_ODD)로 나뉘어진다. 하나의 데이터 핀 (이하, "짝수번 데이터 핀"이라 칭함) (110_EVEN)은 짝수번 데이터의 입/출력을 위해 사용되고, 다른 데이터 핀 (이하, "홀수번 데이터 핀"이라 칭함) (110_ODD)은 홀수번 데이터의 입/출력을 위해 사용된다. 짝수번 데이터 핀 (110_EVEN)은 짝수번 데이핀 패드 (120_EVEN)에 연결되고, 홀수번 데이터 핀 (110_ODD)는 홀수번 데이터 패드 (120_ODD)에 연결된다.Referring to FIG. 3, a DDR SDRAM device according to the present invention includes a memory cell array 100 storing data data, and the array 100 has a plurality of memory cells arranged in a matrix of rows and columns. . In the case of the DDR SDRAM device according to the present invention, one data pin 110 is divided into two data pins 110_EVEN and 110_ODD. One data pin (hereinafter referred to as "even-numbered data pin") (110_EVEN) is used for input / output of even-numbered data and the other data pin (hereinafter referred to as "odd-number data pin") (110_ODD) Used for input / output of odd data. The even-numbered data pin 110_EVEN is connected to the even-numbered day pin pad 120_EVEN, and the odd-numbered data pin 110_ODD is connected to the odd-numbered data pad 120_ODD.

짝수번 데이터 패드 (120_EVEN)에는 데이터 출력 버퍼 (130_EVEN)와 데이터 입력 버퍼 (140_EVEN)가 각각 연결되어 있다. 데이터 출력 버퍼 (130_EVEN)는 읽기 경로 (150)를 통해 전달되는 짝수번 데이터를 공급받고, 데이터 입력 버퍼 (140_EVEN)는 짝수번 데이터 패드 (120_EVEN)로부터 공급되는 짝수번 데이터를 쓰기 경로 (160)로 전달한다. 그렇게 전달된 데이터는 메모리 셀 어레이 (100)에 저장될 것이다.The data output buffer 130_EVEN and the data input buffer 140_EVEN are respectively connected to the even-numbered data pad 120_EVEN. The data output buffer 130_EVEN receives the even-numbered data delivered through the read path 150, and the data input buffer 140_EVEN receives the even-numbered data supplied from the even-numbered data pad 120_EVEN to the write path 160. To pass. The data so transferred will be stored in the memory cell array 100.

계속해서 도 3을 참조하면, 홀수번 데이터 패드 (120_ODD)에는 데이터 출력버퍼 (130_ODD)와 데이터 입력 버퍼 (140_ODD)가 각각 연결되어 있다. 데이터 출력 버퍼 (130_ODD)는 읽기 경로 (150)를 통해 전달되는 홀수번 데이터를 공급받고, 데이터 입력 버퍼 (140_ODD)는 홀수번 데이터 패드 (120_ODD)로부터 공급되는 홀수번 데이터를 쓰기 경로 (160)로 전달한다. 그렇게 전달된 데이터는 메모리 셀 어레이 (100)에 저장될 것이다.3, the data output buffer 130_ODD and the data input buffer 140_ODD are connected to the odd-numbered data pad 120_ODD, respectively. The data output buffer 130_ODD receives odd-numbered data transferred through the read path 150, and the data input buffer 140_ODD transfers odd-numbered data supplied from the odd-numbered data pad 120_ODD to the write path 160. To pass. The data so transferred will be stored in the memory cell array 100.

일반적인 DDR SDRAM 장치의 경우, 하나의 데이터 출력 버퍼가 외부 클록 신호의 천이에 맞추어 짝수번과 홀수번 데이터를 출력하기 때문에 하나의 데이터 출력 버퍼가 (1-tCC) 시간 내에 데이터를 2번 출력하여야 한다. 그러므로 유효 데이터는 최대 (1/2-tCC) 시간 동안만 유지될 수 밖에 없다.In a typical DDR SDRAM device, since one data output buffer outputs even and odd data in accordance with the transition of an external clock signal, one data output buffer must output data twice within (1-tCC) time. . Therefore, valid data can only be maintained for the maximum (1 / 2-tCC) time.

이에 반해서, 본 발명의 DDR SDRAM 장치의 경우, 하나의 데이터 출력 버퍼를 2개로 분리하여 짝수번 데이터용과 홀수번 데이터용을 각각 두어 하나의 데이터 출력 버퍼가 (1-tCC) 시간 동안 출력 데이터를 유지하게 한다. 이와 마찬가지로, 데이터 핀 및 데이터 입력 버퍼 역시 홀수/짝수용으로 분리되었다. 동일한 원리로, 일반적인 DDR SDRAM 장치의 데이터 입력 버퍼 역시 최대 (1/2-tCC) 시간 동안 유효한 값을 유지해야 하지만, 도 4에 도시된 바와같이, 본 발명에 따른 DDR SDRAM 장치의 데이터 입력 버퍼의 경우 (1-tCC) 시간으로 늘려지게 되므로 메모리 장치 측면에서 마진이 좋아지게 된다.In contrast, in the case of the DDR SDRAM device of the present invention, one data output buffer is divided into two, and each data output buffer is used for even and odd data, respectively, so that one data output buffer maintains output data for (1-tCC) time. Let's do it. Similarly, data pins and data input buffers are also separated for odd / even numbers. In the same principle, the data input buffer of a general DDR SDRAM device should also maintain a valid value for a maximum (1 / 2-tCC) time, but as shown in FIG. This increases the time (1-tCC) time, which leads to better margins on the memory device side.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다. 예를 들면, 버퍼 분리에 따라 데이터 경로 상에서의 로직 구성은 당야하게 이루질 수 있다. 읽기 경로의 경우, 2차 데이터 감지 증폭기를 가진 데이터 라인이 DDR 멀티플렉서 회로를 통하여 데이터 출력 버퍼로 전달되며, 이 경로는 그대로 사용될 것이다. 그리고, 데이터 출력 버퍼 제어를 짝수용과 홀수용으로 분리한다면 손쉽게 구현이 될 수 도 있다. 게다가, 상술한 2차 데이터 감지 증폭기부터 홀수용과 짝수용으로 분리될 수 있음은 자명하다.In the above, the configuration and operation of the circuit according to the present invention has been shown in accordance with the above description and drawings, but this is only an example, and various changes and modifications can be made without departing from the spirit and scope of the present invention. Of course. For example, logic configuration on the data path can be accomplished with buffer separation. For the read path, a data line with a secondary data sense amplifier is passed through the DDR multiplexer circuit to the data output buffer, which will be used as is. It can also be easily implemented if the data output buffer control is divided into even and odd numbers. In addition, it is apparent that the above-described secondary data sense amplifiers can be separated for odd and even numbers.

상술한 바와같이, 짝수번과 홀수번으로 분리된 데이터 입/출력 버퍼들, 데이터 패드들, 그리고 데이터 핀들을 구현함으로써 고주파에서의 유효 데이터 폭 (tDV)을 증가시킬 수 있다.As described above, the effective data width tDV at high frequency can be increased by implementing the data input / output buffers, the data pads, and the data pins which are divided into even and odd numbers.

Claims (4)

외부 클록 신호에 동기되어 동작하는 동기형 반도체 메모리 장치에 있어서:In a synchronous semiconductor memory device operating in synchronization with an external clock signal: 데이터 정보를 저장하기 위한 메모리 셀 어레이와;A memory cell array for storing data information; 상기 메모리 셀 어레이로부터 데이터를 읽는 읽기 회로와;Read circuitry for reading data from said memory cell array; 상기 읽기 회로에 의해서 읽혀진 데이터 중 짝수번 데이터를 받아들이는 짝수번 데이터 출력 버퍼 회로와;An even-numbered data output buffer circuit for receiving even-numbered data among the data read by the read circuit; 상기 짝수번 데이터 출력 버퍼 회로와 전기적으로 연결된 짝수번 데이터 패드와;An even-numbered data pad electrically connected to the even-numbered data output buffer circuit; 상기 읽기 회로에 의해서 읽혀진 데이터 중 홀수번 데이터를 받아들이는 홀수번 데이터 출력 버퍼 회로와; 그리고An odd-numbered data output buffer circuit for receiving odd-numbered data among the data read by the read circuit; And 상기 홀수번 데이터 출력 버퍼 회로와 전기적으로 연결된 홀수번 데이터 패드를 포함하는 것을 특징으로 하는 동기형 반도체 메모리 장치.And odd-numbered data pads electrically connected to the odd-numbered data output buffer circuits. 제 1 항에 있어서,The method of claim 1, 상기 짝수번 데이터 패드는 짝수번 패키지 핀에 전기적으로 연결되고, 상기 홀수번 데이터 패드는 홀수번 패키지 핀에 전기적으로 연결되는 것을 특징으로 하는 동기형 반도체 메모리 장치.And the even-numbered data pads are electrically connected to the even-numbered package pins, and the odd-numbered data pads are electrically connected to the odd-numbered package pins. 제 1 항에 있어서,The method of claim 1, 상기 홀수번 데이터 패드에 연결되며, 홀수번 데이터를 공급받는 홀수번 데이터 입력 버퍼와;An odd-numbered data input buffer connected to the odd-numbered data pads and receiving odd-numbered data; 상기 짝수번 데이터 패드에 연결되며, 짝수번 데이터를 공급받는 짝수번 데이터 입력 버퍼와; 그리고An even-numbered data input buffer connected to the even-numbered data pad and configured to receive even-numbered data; And 상기 홀수번 및 짝수번 데이터 입력 버퍼들로부터 출력되는 홀수번 및 짝수번 데이터를 상기 메모리 셀 어레이에 저장하는 쓰기 회로를 더 포함하는 것을 특징으로 하는 동기형 반도체 메모리 장치.And write circuits for storing odd-numbered and even-numbered data output from the odd-numbered and even-numbered data input buffers in the memory cell array. 제 1 항에 있어서,The method of claim 1, 상기 동기형 반도체 메모리 장치는 더브 데이터 레이트 메모리인 것을 특징으로 하는 동기형 반도체 메모리 장치.And the synchronous semiconductor memory device is a dove data rate memory.
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