KR20030091245A

KR20030091245A - 이동통신시스템의 이동국에서 패킷데이터 제어 채널과패킷데이터 채널을 복조하는 장치 및 방법

Info

Publication number: KR20030091245A
Application number: KR1020020029123A
Authority: KR
Inventors: 하지원; 배상민; 김종한; 여수복; 김병욱
Original assignee: 삼성전자주식회사
Priority date: 2002-05-25
Filing date: 2002-05-25
Publication date: 2003-12-03
Also published as: KR100469708B1

Abstract

본 발명은 이동통신시스템에서 패킷데이터 제어 채널과 패킷데이터 채널을 복조하기 위한 이동국 장치 및 방법이 개시되어 있다. 본 발명에 따른 이동국의 복조 장치는 패킷데이터 제어 채널로 수신된 정보열들을 각 패킷전송단위로 분할하여 출력하는 패킷데이터 제어 채널 정보 분할 제어부와, 상기 각 패킷전송단위로 분할된 패킷데이터 제어 채널 정보열들을 복조하여 출력하는 패킷데이터 제어 채널 복조부와, 상기 패킷데이터 제어 채널 복조부의 출력에 근거하여 상기 패킷데이터 채널로 수신된 패킷데이터 정보열의 복조를 제어하는 패킷데이터 채널 복조 제어부를 포함함을 특징으로 한다.

Description

이동통신시스템의 이동국에서 패킷데이터 제어 채널과 패킷데이터 채널을 복조하는 장치 및 방법{APPARATUS AND METHOD FOR DEMODULATING AN F-PDCCH AND AN F-PDCH IN A MOBILE STATION OF A MOBILE COMMUNICATION SYSTEM}

본 발명은 이동통신시스템에서의 이동국의 수신기 장치 및 방법에 관한 것으로, 특히 멀티미디어 이동통신시스템에서 기지국으로부터 전송된 고속 패킷데이터를 수신하기 위한 이동국의 수신기 장치 및 방법에 관한 것이다.

전형적인 이동통신시스템인 IS-2000 이동통신시스템은 음성 및 저속의 서킷(circuit) 및 패킷데이터 서비스만을 지원하는 형태이었다. 그러나, 사용자의 요구와 함께 기술이 발전함에 따라 이동통신시스템은 고속 패킷데이터 서비스를 지원하는 형태로 발전하고있다. 특히 CDMA2000 1xEV-DV 같은 이동통신시스템은 음성뿐만 아니라 고속 패킷데이터 서비스를 지원하기 위한 시스템으로서 최근 들어 많은 주목을 받고 있다. 따라서, 음성 서비스를 지원하면서도 고속 패킷데이터를 효율적으로 처리할 수 있는 이동국 수신기 장치가 요구된다.

본 발명의 목적은 이동통신시스템에서 고속 패킷데이터를 효율적으로 수신하기 위한 이동국의 수신기 장치 및 방법을 제공함에 있다.

본 발명의 다른 목적은 고속 패킷데이터 통신시스템에서 순방향 패킷데이터채널(F-PDCH) 이외에 순방향 패킷데이터 제어 채널(F-PDCCH)이 존재하는 상황에서 F-PDCH를 효율적으로 복조하기 위한 이동국 수신기 장치 및 방법을 제공함에 있다.

본 발명의 또 다른 목적은 F-PDCH를 효율적으로 복조하기 위한 이동국 수신기 장치 및 방법을 제공함에 있다.

본 발명의 또 다른 목적은 F-PDCCH의 복조 결과에 따라서 F-PDCH의 복조 동작을 제어할 수 있는 수신기 장치 및 방법을 제공함에 있다.

본 발명의 또 다른 목적은 한 명의 사용자가 여러 개의 월시코드(Walsh code)를 사용하는 경우에 다수개의 월시코드를 동시에 복조할 수 있는 수신기 장치 및 방법을 제공함에 있다.

본 발명의 또 다른 목적은, 채널 자원(resource)이 충분한 경우에 효율적인 패킷 전송을 위해 사용되는 병렬전송을 지원할 수 있는 다수개의 IR/Chase 결합부(IR/Chase Combining Block)를 이용하여, 전송되는 각 패킷별로 IR/Chase 결합 동작을 독립적으로 할 수 있는 수신기 장치 및 방법을 제공함에 있다.

본 발명의 또 다른 목적은 제어 채널의 복조 결과에 따라서 제어 채널과 함께 송신되는 F-PDCH의 신호를 버퍼링(buffering)하거나 혹은 복조동작을 멈춤으로써 불필요한 복조 동작을 제거할 수 있도록 하는 제어신호를 발생시키는 수신기 장치 및 방법을 제공함에 있다.

상기한 목적들을 달성하기 위하여 본 발명은, 사용자를 구분하는 정보와 재전송 채널 구분 정보와 부호화 패킷 크기 및 재전송 시 패킷 구분 정보를 포함하며 미리 정해진 패킷전송단위들 중 어느 한 패킷전송단위로 상기 정보들이 송신되는패킷데이터 제어 채널과, 송신할 패킷데이터에 하나 또는 둘 이상의 월시코드를 부여하고 둘 이상의 월시코드 부여 시 상기 패킷데이터를 병렬 전송하는 패킷데이터 채널을 가지며, 상기 패킷데이터 제어 채널과 상기 패킷데이터 채널로 함께 정보를 전송하는 이동통신시스템에서, 상기 패킷데이터 제어 채널과 상기 패킷데이터 채널을 복조하는 장치 및 방법을 제공한다. 본 발명에 따른 상기 복조 장치는 상기 패킷데이터 제어 채널로 수신된 정보열들을 상기 각 패킷전송단위로 분할하여 출력하는 패킷데이터 제어 채널 정보 분할 제어부와, 상기 각 패킷전송단위로 분할된 패킷데이터 제어 채널 정보열들을 복조하여 출력하는 패킷데이터 제어 채널 복조부와, 상기 패킷데이터 제어 채널 복조부의 출력에 근거하여 상기 패킷데이터 채널의 복조를 제어하는 패킷데이터 채널 복조 제어부를 포함함을 특징으로 한다.

도 1은 패킷데이터 서비스를 위한 F-PDCH의 생성구조를 도시하는 도면

도 2는 패킷데이터 서비스를 위한 F-PDCCH 생성구조를 도시하는 도면

도 3은 패킷데이터 서비스를 위한 순방향링크 변조구조를 도시하는 도면

도 4는 C/I값을 측정하는 이동국과 이 측정된 C/I 값에 따라 선택된 기지국간에 송수신되는 패킷간의 타이밍(timing) 관계를 도시하는 타이밍도

도 5는 순방향링크 각 채널별 복조를 위한 본 발명의 실시예에 따른 이동국 장치의 구조를 도시하는 도면

도 6은 F-PDCCH를 복조하기 위한 본 발명의 실시예에 따른 이동국 장치의 구조를 도시하는 도면

도 7은 도 6의 F-PDCH 복조동작 제어부의 동작을 도시하는 흐름도

도 8은 F-PDCH의 심벌 버퍼링 및 심벌 디매핑을 위한 본 발명의 실시예에 따른 이동국 장치의 구조를 도시하는 도면

도 9는 본 발명의 실시예에 따른, F-PDCH의 부호화된 심벌의 선택부터 디코딩까지의 이동국 장치의 구조를 도시하는 도면

이하 본 발명의 바람직한 실시예가 첨부된 도면들을 참조하여 설명될 것이다. 도면들 중 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호들 및 부호들로 나타내고 있음에 유의해야 한다. 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.

우선 본 발명은 1x 대역폭을 사용하여, 음성 서비스 및 저속서킷과 고속 패킷데이터 서비스를 포함하는 멀티미디어 서비스를 지원할 수 있는 이동통신시스템의 순방향 채널을 복조하기 위한 이동국 수신기의 구조에 관한 것임을 밝혀 두는 바이다. 상기 음성 서비스를 지원하기 위한 송신기, 채널 및 수신기의 구조는 각각 기존 1x 시스템의 송신기, 채널 및 수신기의 구조와 동일하게 유지한다. 여기에서 1x 대역폭은 기존의 IS-95 계열의 북미식 동기 시스템에서 사용되는 1.25MHz의 주파수 대역폭을 의미하고, 1x 시스템은 1x 대역폭을 지원하는 시스템을 의미한다. 데이터 서비스는 서비스를 위한 회선 접속의 형태에 따라 전용회선방식(circuit mode operation)과 패킷방식(packet mode operation) 데이터 서비스로 크게 구분할 수 있다. 상기 데이터 서비스에는 비디오회의(video conference)와 같은 각종 비디오 서비스, 인터넷(Internet) 서비스 등이 있다. 상기 전용회선방식의 데이터 서비스는 기존 1x 시스템의 송신기, 채널 및 수신기 구조를 그대로 사용한다. 따라서, 본 발명에서는 고속 패킷데이터 서비스를 위한 송신기, 채널 및 수신기 구조만을 설명하기로 한다.

먼저, 본 발명의 실시예에 따른 이동통신시스템에서 고속 패킷데이터 서비스를 위해 필요한 순방향링크 채널들을 요약해보면 하기 <표 1>과 같다.

패킷데이터 서비스를 위한 순방향 채널들

채널	용도	비고
Forward-Pilot Channel(F-PICH)	이동국 동기 복조를 위해서 사용되며 전송율 조절을 위해서 CIR(Carrier-to-Interference Ratio)을 측정하기 위한 수단으로도 활용될 수 있다.	공통채널(Common Channel)
Forward-Packet Data Control Channel(F-PDCCH)	F-PICH, F-PDCH 등과 동시에 전송되며, 기지국이 전송하는 데이터 패킷이 어느 사용자에게 할당이 되었는지(MAC_ID), 전송되는 패킷이 새로운 패킷인지 재전송된 패킷인지(SP_ID), 전송되는 패킷이 4개의 ARQ 채널 중에 몇 번째 ARQ 채널에 해당하는지(ARQ_ID), 전송되는 패킷이 패킷 사이즈가 얼마인지(Encoder Packet Size)등의 정보가 포함되어 있다.	제어 채널(Control Channel)
Forward-Packet Data Channel (F-PDCH)	F-PICH, F-PDCCH 등과 동시에 전송되며 실제로 패킷데이터가 전송되는 채널	트래픽 채널(Traffic Channel)

상기 <표 1>을 참조하면, 본 발명의 실시예에 따른 순방향링크 패킷데이터 서비스를 위한 채널들은 크게 공통채널, 제어 채널 및 트래픽 채널로 구분된다. 공통채널은 F-PICH를 나타내는 것으로서 이동국에서 동기복조를 하기 위한 기준 진폭 및 위상변화량을 제공한다. 트래픽 채널에는 실제로 패킷데이터가 전송되는 F-PDCH가 있으며, 제어 채널은 트래픽 채널에 관련된 정보를 전송한다. 제어 채널은 F-PDCCH로서 이 제어 채널은 순방향으로 전송되는 패킷이 어느 사용자에게 할당이 되었는지(Medium Access Control Identification: MAC_ID), 전송되는 패킷이 새로운 패킷인지 재전송된 패킷인지(Sub-Packet Identification: SP_ID), 전송되는 패킷이 4개의 ARQ(Automatic Repeat Request) 채널 중에 몇 번째 ARQ 채널에 해당하는지(ARQ channel Identification: ARQ_ID), 전송되는 패킷이 패킷 사이즈가 얼마인지(Encoder Packet Size)등의 정보를 포함하고 있다. 기지국에서 F-PDCH로 전송되는 패킷은 모든 사용자에게 동시에 수신되는데 이동국은 본인에 해당하는 패킷은 어느 것인지 알 수가 없다. 그렇기 때문에 F-PDCH로 전송되는 패킷에 대한 사용자 정보 및 패킷 정보를 전송하는 상대적으로 데이터의 양이 적은 제어채널로 수신된 것을 먼저 복조하도록 하고 있다. 그러므로, F-PDCH로 전송되는 패킷정보는 제어 채널에 대한 복조가 끝나기 전까지는 판단할 수가 없게 된다. 또한, F-PDCCH에 대한 복조가 끝날 때까지는 F-PDCH로 전송되는 패킷을 임시로 저장해야 할 필요가 있다. 본 발명에서는 이러한 F-PDCH 복조와 관련된 제어 채널인 F-PDCCH에 대한 복조장치 및 F-PDCCH 복조 결과에 따른 F-PDCH의 복조장지에 대한 알고리즘이 포함된 이동국 수신기 구성을 제안한다.

도 1은 패킷데이터 서비스를 위한 순방향링크 송신기에서의 F-PDCH 생성구조를 도시하고 있다. 도 1을 참조하면, 패킷데이터는 CRC비트 첨가부(Add 16 Bit Packet CRC(Cyclic Redundancy Check) Block)(2)에 의해 CRC비트가 첨가된 후 터보부호화기 테일 비트 첨가부(Add 6 Bit Turbo Encoder Tail Allowance Block)(4)에서 터보부호화기 테일 비트가 첨가된 후 터보부호화기(Turbo Encoder R=1/5 Block)(6)에서 터보부호화 된다. 터보부호화기(6)에서 부호화된 출력은 QCTC 채널인터리버(QCTC(Quasi Complementary Turbo Code) Channel Interleaver)(8)에 의해 인터리빙되고 난 후 QCTC 심벌 선택부(QCTC Symbol Selection Block)(10)에서 심벌 선택이 된다. 상기 QCTC 심벌 선택부(10)의 출력은 스크램블러(scrambler)(12)의 출력과 가산기(13)에서 XOR되어 데이터 스크램블링이 행해지게 된다. 가산기(13)의 출력은 QPSK(Quadrature Phase Shift Keying), 8-PSK, 16 QAM(Quadrature Amplitude Modulation) 변조부(14)에서 I,Q 심벌로 변조되어지며 심벌 DEMUX(Symbol DEMUX I/Q Pairs 1 to N(N=1 to 28))(16)에서 기지국에서 F-PDCH을위해 현재 사용 가능한 32 월시코드 채널 개수만큼 I,Q 채널로 각각 디멀티플렉싱이 된다. 상기 심벌 DEMUX(16)의 출력은 32칩 월시서브채널 커버 1(32 Chip Walsh Subchannel Cover 1)(18) ...... 32칩 월시서브채널커버 28(20)에서 각각 월시확산이 되며 상기 32칩 월시서브채널커버 1(18) ...... 32칩 월시서브채널커버 28(20)의 출력들은 월시칩레벨 합산부(Walsh Chip Level Summer)(22)에서 I,Q 각 채널별로 합쳐지게 된다. 상기 월시칩레벨 합산부(22)의 I,Q 각 출력은 도 3의 A, B 단자로 입력되어 PN 확산 및 기저대역 필터링을 거쳐서 RF(Radio Frequency) 대역으로 변환된 다음 안테나를 통해서 전송된다.

도 2는 패킷데이터 서비스를 위한 순방향링크 송신기에서의 F-PDCCH 생성구조를 도시하고 있다. 이 순방향링크 송신기는 F-PDCCH 신호를 F-PDCH 신호 및 F-PICH 신호와 코드분할 멀티플렉싱(CDM: Code Division Multiplexing)하여 송신하는 것을 특징으로 한다. 도 2를 참조하면, F-PDCCH 입력 시퀀스는 사용자 ID를 나타내는 6 비트 MAC_ID와 재전송시의 Subpacket ID를 나타내는 2 비트 SP_ID, 병렬전송을 하는 경우에 각 패킷의 ARQ 채널의 ID를 나타내는 2 비트 ARQ_ID, Encoder Packet Size를 나타내는 3 비트 Encoder Packet Size ID의 총 13 비트로 구성되어 있다. 그러므로, F-PDCCH를 복조하면 사용자 ID 및 현재 전송된 패킷이 새로운 패킷인지 이전 패킷이 에러(error)가 나서 재전송된 패킷인지를 알 수 있게 되며 또한 전송된 패킷의 크기도 알 수 있게 된다. 또한, 채널자원이 충분하여 병렬전송을 사용하는 경우 ARQ_ID 비트를 통해 각 전송에 대한 ARQ 처리를 독립적으로 할 수 있게 해준다. F-PDCCH의 13 비트는 N 슬롯마다 정해지게 되며 N의 값은 전송되는F-PDCH의 슬롯 길이에 따라서 각각 값이 달라지게 된다. SUBPACKET_LENGTH = 1인 경우는 N = 1이 되며 SUBPACKET_LENGTH = 2인 경우는 N=2가 되며 SUBPACKET_LENGTH = 4, 8인 경우는 N=4가 된다. 상기 13 비트의 F-PDCCH 정보는 에러검출부호비트 첨가부(Add 8 Error Detection Encoder Bits Block)(24)에서 CRC 가산이 된 후 인코더 테일 비트 첨가부(Add 8 Encoder Tail Bits Block)(26)에서 8 비트 테일 비트가 첨가된 후 K=9 컨벌루셔널 부호화기(K=9 Convolutional Encoder Block, R=1/2 for N=1, R=1/4 for N=2,4)(28)로 입력된다. K=9 컨벌루셔널 부호화기(28)의 출력은 심벌 반복부(Symbol Repetition for N=4(Factor = 2) Block)(30)에서 심벌 반복 된 후 58N 심벌이 되며 이 58N 심벌은 심벌 펑처링부(Puncture 10N Symbols Block)(32)에서 심벌 펑처링이 된다. 심벌 펑처링부(32)의 출력은 블록 인터리버(34)에서 인터리빙 되고 난 후 QPSK 변조부(36)에서 I,Q 심벌로 변조되며 상기 QPSK 변조부(36)의 출력은 곱셈기(38, 40)에서 F-PDCCH 채널을 나타내는 64 월시코드에 의해 곱해지게 되며 상기 곱셈기(38, 40)의 출력은 도 3의 A, B 단자로 입력되어 진 후 F-PDCH와 같은 과정을 거치게 된다.

도 3은 패킷데이터 서비스를 위한 순방향링크 송신기에서의 순방향링크 채널 변조구조를 도시하고 있다. 이 도면은 도 1 및 도 2에 도시된 바와 같은 순방향링크의 각종 채널 신호들을 직교 확산하고, RF 대역의 신호로 주파수 천이함으로써 단말로 전송하기에 적합한 신호로 전송하는 동작을 보여 준다. 도 3을 참조하면, 채널 이득부(Channel Gain Block)(42)는 각각의 채널들(예를 들면, F-PDCH, F-PDCCH 등등,..)로부터 오는 I,Q신호에 각 채널에 해당하는 이득을 곱해주는 역할을하며 월시칩 합산부(Walsh Chip Summer)(44)에서 다시 I,Q 채널별로 합쳐지게 된다. 월시칩 합산부(44)의 I,Q 출력은 직교 확산부(Quadrature Spreading Block)(46)에서 PN_I, PN_Q 코드를 곱하여 PN 확산을 한 후 기저대역 필터(Baseband Filter)(48, 50)로 입력되어 필터링 된다. 상기 기저대역 필터(48, 50)의 출력은 곱셈기(52, 54)에서 각각 cos(2pif_ct), sin(2pif_ct)과 곱해지고 나서 가산기(56)에서 합쳐진 후 최종적으로 안테나 단으로 전송된다.

도 4는 C/I값을 측정하는 이동국과 이 측정된 C/I 값에 따라 선택된 기지국간에 송수신되는 패킷간의 타이밍(timing) 관계를 도시하고 있다. 도 5에 도시된 바와 같이, 기지국에서 전송한 슬롯에 대한 이동국에서의 C/I 측정 결과가 실제로 기지국에서 반영되기까지는 3 슬롯의 지연(delay)이 있음을 알 수 있다. 그러므로, 도 5의 핑거 I MUX(Finger i MUX)(112)에서 사용된 적용 CQI Index(Applied CQI(Channel Quality Indication) Index)는 3 슬롯 이전의 CQI Index 값이 된다. 여기서 CQI Index 값은 최대 8개의 Active Set 가운데 1.25msec 슬롯마다 가장 큰 C/I 값을 가지는 기지국(Best Serving Sector)을 나타낸다.

도 5는 순방향링크 각 채널별 복조를 위한 본 발명의 실시예에 따른 이동국 장치의 구조를 도시하고 있다. 도 5를 참조하면, 안테나를 통하여 수신된 신호는 기저대역으로 변환된 후 A/D(Analog-to-Digital) 변환과정을 거치게 된다. ADC(Analog-to-Digital Converter)(100)에서는 8배 오버샘플링(oversampling)된 신호를 출력하며 칩 레이트 처리(chip rate processing)를 위해 핑거 i데시메이터(Finger i Decimator)(102)에서 칩 레이트 1.2288Mcps로 데시메이션(decimation)된 후 핑거 i PN 역확산부 1~8(Finger i PN Despread 1~8)(110)로 입력된다. 핑거 i PN 역확산부 1~8((110)로 입력되는 또 다른 입력인 PN 코드는 핑거 i PN 생성부(Finger i PN GEN)(104)에서 발생시킨 PN 코드를 동시에 최대 8개의 Active set의 신호를 복조하기 위해 핑거 i PN 오프셋 마스크 1~8(Finger i PN Offset Mask1 1~8)(108)에서 각 Active set의 파일럿(pilot) PN 오프셋에 해당하는 마스크를 이용하여 PN 코드를 발생시킨다. 이때, 핑거 i PN 오프셋 제어부(Finger i PN Offset Control)(106)는 Active Set이 변하는 경우에 해당하는 기지국의 파일럿 PN 오프셋이 변하게 되므로 이 경우에도 현재 사용되고 있는 PN 오프셋 마스크가 변한 Active Set의 파일럿 PN 오프셋을 만족하도록 제어된다. 상기 핑거 i PN 역확산부 1~8(110)에서는 각각 PN 역확산(despreading)이 이루어지고 난 후 출력이 핑거 i MUX(Finger I MUX)(112)에서 먹싱(MUXing) 되어진다. 핑거 i MUX(112)의 역할은 현재 Active Set중에서 가장 C/I 세기가 큰 기지국의 신호를 선택하도록 하는 것이다. 이때, 가장 C/I가 좋은 신호를 선택하도록 하는 핑거 i MUX(112)의 선택신호는 Applied CQI Index(적용되는 CQI Index)에 의해 결정된다. 상기 핑거 i PN 역확산부 1~8(110)의 출력은 활성집합 m 핑거 I C/I 측정부(Active Set m Finger i C/I Measure (m=0~7))(114)로 입력되어 C/I 값이 측정되고 상기 활성집합 m 핑거 i C/I 측정부(114)의 출력은 활성집합 m C/I 결합부(Active Set m C/I Combiner m=0~7)(116)에서 각 활성집합마다 할당된 핑거의 C/I 값이 모두 더해진다. 상기 활성집합 m C/I 결합부(116)의 출력은 최선섹터선택부(Best Serving Sector Select Block)(118)로 입력되어 가장 큰 C/I를 가지는 섹터(Sector)를 선택하게 되며 상기 최선섹터 선택부(118)의 출력은 CQI Index 버퍼(CQI Index Buffer)(120)로 입력되어 버퍼링 된다. 상기 CQI Index 버퍼(120)에서는 3 슬롯 지연된 값이 상기 핑거 i MUX(112)로 입력되는 Applied CQI Index로 출력되는데 이것은 실제로 이동국에서 C/I를 측정하는 시점과 기지국이 이동국이 R-CQICH(Reverse-CQI Channel) 채널로 보낸 CQI Index를 사용하여 전송하는 시점사이에는 도 4에서 도시된 바와 같이 3 슬롯의 지연이 발생하기 때문이다. 상기 핑거 i MUX(112)에서 선택된 신호는 3 개의 경로(path)로 나뉘어져서 각각 처리가 된다. 상기 핑거 i MUX(112)의 출력의 첫 번째 경로는 핑거 i 채널 추정부(Finger i Channel Estimation)(122)로 입력되어 채널에 의한 신호의 진폭과 위상 변화량을 추출하게 되며 이 값은 F-PDCCH 핑거 i 복소 승산부(F-PDCCH Finger i Complex Multiply)(130)로 입력되어 F-PDCCH 심벌의 복조를 위해 쓰일 뿐만 아니라 핑거의 락(Lock) 상태를 판단 할 수 있도록 핑거 i 락 검출부(Finger i Lock Detector)(124)로 입력되어 핑거 i 락 검출신호(Finger i Lock Detection(i=0~n-1))를 출력한다. 상기 핑거 i MUX(112) 출력의 두 번째 경로는 F-PDCCH를 복조하기 위해 F-PDCCH 핑거 i 월시 역확산부(F-PDCCH Finger i Walsh Despreader)(128)로 입력되어 월시 역확산이 이루어지는데 이때 F-PDCCH 핑거 i 월시 역확산부(128)로 입력되는 월시 코드는 F-PDCCH 핑거 i 64 월시 생성부(F-PDCCH Finger i 64 Walsh Generator)(126)로부터 입력된다. 상기 F-PDCCH 핑거 i 월시 역확산부(128)의 출력은 F-PDCCH 핑거 i 복소 승산부(130)에서 가간섭성(coherent)심벌 복조가 이루어진 후 F-PDCCH 핑거 i FIFO 메모리(F-PDCCH Finger i FIFO)(132)로 입력된다. 상기 F-PDCCH 핑거 i FIFO 메모리(132)의 출력인 F-PDCCH 핑거 i 심벌(F-PDCCH Finger i Symbol(i=0~n-1))은 도 6에 도시된 바와 같이 다른 핑거로부터의 출력과 F-PDCCH 심벌 결합부(F-PDCCH Symbol Combiner)(146)에서 결합된다. 상기 핑거 i MUX(112) 출력의 세 번째 경로는 F-PDCH 28 월시 핑거 i 역확산부(F-PDCH 28 Walsh Finger i Despreader)(136)로 입력되어 월시 역확산이 되는데 이 F-PDCH 28 월시 핑거 i 역확산부(136)로 입력되는 월시 코드는 F-PDCH 핑거 i 32 월시 생성부(F-PDCH Finger i 32 Walsh Generator)(134)로부터 입력되며 이때 사용되는 월시 코드의 개수는 현재 패킷데이터를 보낼 때 기지국에서 F-PDCH에 사용한 월시 코드의 개수에 따라 달라지게 되며 32 월시 코드를 사용하는 경우 최대 28개까지 가능하다. 상기 F-PDCH 28 월시 핑거 i 역확산부(136)의 28개의 병렬 출력은 F-PDCH 28 월시 핑거 i 복소 승산부(F-PDCH 28 Walsh Finger i Complex Multiply)(138)에서 상기 핑거 i 채널 추정부(122)의 출력을 이용하여 가간섭성 심벌 복조가 이루어지게 된다. 상기 F-PDCH 28 월시 핑거 i 복소 승산부(138) 출력은 28개의 월시 1 핑거 i FIFO 메모리(140), 월시 2 핑거 i FIFO 메모리(142), ......, 월시 28 핑거 i FIFO 메모리(144)로 각각 입력된다. 상기 월시 m 핑거 i FIFO 메모리(m=0~28 , i=0~n-1)(140, 142, ......, 144)의 출력은 각각 월시 1 핑거 i I,Q 심벌, 월시 2 핑거 i I,Q 심벌, ....., 월시 28 핑거 i I,Q 심벌(i=0~n-1)로 출력되어 도 7의 F-PDCH 월시 1 심벌 결합부(F-PDCH Walsh 1 Symbol Combiner)(184), F-PDCH 월시 2 심벌 결합부(F-PDCH Walsh 2 SymbolCombiner)(186) ,......, F-PDCH 월시 28 심벌 결합부(F-PDCH Walsh 28 Symbol Combiner)(188)로 입력되어 다른 핑거로부터의 출력과 합해진다.

도 6은 F-PDCCH의 복조를 위한 본 발명의 실시예에 따른 이동국 장치를 도시하는 도면으로서, 도 5에서 설명한 F-PDCCH 핑거 i FIFO 메모리(132) 이후의 F-PDCCH 복조를 위한 이동국 구성을 도시하고 있다. 도 6을 참조하면, 도 5의 F-PDCCH 핑거 i 심벌(i=0~n-1)들은 F-PDCCH 심벌 결합부(146)에서 합해진 후 F-PDCCH 순환 심벌 버퍼(F-PDCCH Circular Symbol Buffer)(148)에서 버퍼링 되며 상기 F-PDCCH 순환 심벌 버퍼(148)에서 슬롯의 경계는 매 1.25msec마다 업데이트(update)된다. F-PDCCH 버퍼 분할 제어부(F-PDCCH Buffer Segmentation Control Block)(150)에서는 1, 2, 4 슬롯 길이만큼의 심벌들을 상기 F-PDCCH 순환 심벌 버퍼(148)에서 추출하는 기능을 하며, 이것은 F-PDCCH를 복조하기 전까지는 F-PDCH가 몇 슬롯으로 구성되어 있는지 알 수 없으며 또한, F-PDCCH 자체도 1, 2, 4개의 슬롯으로 구성될 수 있기 때문에 1.25msec 1 슬롯이 끝날 때마다 F-PDCCH의 가능한 모든 경우( 1, 2, 4 슬롯)를 복조해야 F-PDCH에 대한 정보를 알 수 있기 때문이다. 상기 F-PDCCH 버퍼 분할 제어부(150)의 출력은 F-PDCCH 1 슬롯 디인터리버(F-PDCCH 1 Slot Deinterleaver)(152), F-PDCCH 2 슬롯 디인터리버(154), F-PDCCH 4 슬롯 디인터리버(156)에서 각각 디인터리빙(deinterleaving)된다. 상기 F-PDCCH 1 슬롯 디인터리버(152), F-PDCCH 2 슬롯 디인터리버(154), F-PDCCH 4 슬롯 디인터리버(156)의 출력은 F-PDCCH 1 슬롯 삭제심벌 삽입부(F-PDCCH 1 Slot Erased Symbol Insertion)(158), F-PDCCH 2 슬롯 삭제심벌 삽입부(160), F-PDCCH 4 슬롯 삭제심벌삽입부(162)에서 각각 삭제되었던 심벌이 삽입된 후 각각 1 슬롯 삭제심벌 삽입출력(1 Slot Erased Symbol Insertion Output), 2 슬롯 삭제심벌 삽입출력, 4 슬롯 삭제심벌 삽입출력이 된다. 상기 1 슬롯 삭제심벌 삽입출력은 F-PDCCH 1 슬롯 R=1/2 복호부(F-PDCCH 1 Slot R=1/2 Decoding)(166)로 입력되어 복호화 된 후 F-PDCCH 복호결과 선택부(Select Correct F-PDCCH Decoding Block)(174)로 입력된다. 상기 2 슬롯 삭제심벌 삽입출력은 F-PDCCH 2 슬롯 R=1/2 복호부(F-PDCCH 2 Slot R=1/4 Decoding)(168)로 입력되어 복호화 된 후 F-PDCCH 복호결과 선택부(174)로 입력된다. 상기 4 슬롯 삭제심벌 삽입출력은 F-PDCCH 4 슬롯 심벌 정규화부(F-PDCCH 4 Slot Symbol Normalize block)(164)에서 시퀀스 반복(Sequence Repetition)된 심벌들에 대한 정규화가 행해지며 상기 F-PDCCH 4 슬롯 심벌 정규화부(164)의 출력은 각각 F-PDCCH 4 슬롯 R=1/4 복호부(F-PDCCH 4 Slot R=1/4 Decoding)(170), F-PDCCH 4 슬롯 R=1/4 복호부(F-PDCCH 4 Slot R=1/4 Decoding)(172)로 입력되어 복호화 된 후 F-PDCCH 복호결과 선택부(174)로 입력된다. 상기 F-PDCCH 복호결과 선택부(174)에서는 입력되는 4개의 F-PDCCH 복호결과 중에 CRC 굿(good)인 패킷이 있는지가 검사되며 그 검사결과가 F-PDCH 복조동작 제어부(176)으로 입력된다.

도 7은 도 6의 F-PDCH 복조동작 제어부(176)의 동작을 도시하는 흐름도이다. 도 7을 참조하면, 상기 F-PDCH 복조동작 제어부(176)는 F-PDCCH 복호결과 선택부(174)로부터 입력되는 4개의 F-PDCCH 복호 결과 중에 CRC 굿인 패킷이 있는지를 검사한다(702단계). 만약, 4개의 F-PDCCH 복호 결과 중에 CRC 굿인 F-PDCCH가하나도 없으면 F-PDCH 복조동작 제어부(176)는 F-PDCH Stop이라는 신호를 발생시켜 차후의 F-PDCH 처리를 중지하게 한다(704단계). CRC 굿인 F-PDCCH가 존재하면 F-PDCH 복조동작 제어부(176)는 해당하는 슬롯 길이의 F-PDCCH 복호 결과인 F-PDCCH 시퀀스가 "000000XXXXX11" 인지를 검사한다(706단계). 상기 F-PDCCH 시퀀스가 000000XXXXX11이면 전송된 메시지가 월시 스페이스인 경우이며 F-PDCH 복조동작 제어부(176)는 그 시퀀스 값을 다음 20msec에 사용 가능한 월시 스페이스로 저장을 한다(708단계). 현재 사용되는 월시 코드의 개수는 월시 스페이스에 의해 지시되며 이 값은 음성통화(Voice)의 사용자수에 따라서 변화하며 기지국에서 다음 20msec 프레임(frame) 전송 전에 모든 단말에 브로드캐스팅(broadcasting)된다. 만약 상기 F-PDCCH 시퀀스가 000000XXXXX11 이 아니면 F-PDCH에 대한 정보를 나타내는 메시지인 경우이며 F-PDCH 복조동작 제어부(176)는 710단계로 진행한다. 710단계에서 F-PDCH 복조동작 제어부(176)는 이동국이 수신한 MAC_ID가 이동국 자신에게 할당된 ID인지를 먼저 확인한다. 만약 MAC_ID가 자신의 ID가 아니면 F-PDCH 복조동작 제어부(176)는 712단계로 진행하여 더 이상의 동작을 중지시키기 위해 F-PDCH Stop 신호를 "1"로 설정해서 출력한다. MAC_ID가 자신의 ID와 동일하다면 F-PDCH 복조동작 제어부(176)는 714단계로 진행하여 수신된 SP_ID 값을 검사한다. 수신된 SP_ID=0인 경우는 F-PDCH 복조동작 제어부(176)는 716단계로 진행해서 대기 SP_ID 값을 검사하여 이동국이 현재 기다리고 있는 패킷이 SP_ID=0인 신규 패킷인지를 검사한다. 만약 이동국이 현재 기다리고 있는 패킷이 신규 패킷이라면(대기 SP_ID = 0) F-PDCH 복조동작 제어부(176)는 718단계로 진행하여 정상적인 동작을 수행하며 이동국이 현재 기다리고 있는 패킷이 신규 패킷이 아니라면(대기 SP_ID ≠0) F-PDCH 복조동작 제어부(176)는 720단계로 진행하여 수신된 ARQ_ID에 해당하는 도 9의 F-PDCH Subpacket n QCTC Buffer 중의 하나를 클리어(clear) 시키고 정상적인 동작을 수행한다. 상기 714단계에서 수신된 SP_ID=0이 아닌 경우는 F-PDCH 복조동작 제어부(176)는 722단계로 진행하여 현재 이동국이 기다리고 있는 패킷이 SP_ID=0이 아닌 연속적(continue) 패킷인지를 검사한다. 만약 이동국이 현재 기다리고 있는 패킷이 연속적 패킷이라면(대기 SP_ID ≠0) F-PDCH 복조동작 제어부(176)는 718단계로 진행하여 정상적인 동작을 수행하고, 이동국이 현재 기다리고 있는 패킷이 연속적 패킷이 아니라면(대기 SP_ID = 0), F-PDCH 복조동작 제어부(176)는 ACK(Acknowledgement) 신호를 기지국으로 보내며 더 이상의 동작을 중지시키기 위해 F-PDCH Stop 신호를 "1"로 설정해서 출력한다. 대기 SP_ID는 바로 이전에 수신된 사용자 패킷의 SP_ID와 CRC 검사 결과에 따라서 결정되는 값이며 F-PDCH 복조동작 제어부(176)는 현재 수신된 SP_ID값과 실제로 이동국이 기다리고 있는 대기 SP_ID 값을 이용하여 현재 수신된 패킷이 정상적인 패킷인지를 판별한다. 대기 SP_ID 값은 아래 네 가지 경우에 따라서 각각 변화할 수 있다. 첫 번째, 수신된 사용자 패킷의 SP_ID(즉, 수신된 SP_ID)가 '00'이고 수신된 F-PDCH가 CRC 굿이면 다음에는 새로운 사용자 패킷이 와야하므로 대기 SP_ID는 '0'으로 설정된다. 두 번째, 수신된 사용자 패킷의 SP_ID가 '00'이고 F-PDCH가 CRC 굿이 아니면 다음에는 재 전송된 사용자 패킷이 와야하므로 대기 SP_ID는 '1'로 설정된다. 세 번째, 수신된 사용자 패킷의 SP_ID가 '00'이 아니고 F-PDCH가 CRC 굿이면 다음에는 새로운 사용자 패킷이 와야하므로 대기 SP_ID는 '0'으로 설정된다. 네번째, 수신된 사용자 패킷의 SP_ID가 '00'이 아니고 F-PDCH가 CRC 굿이 아니면 다음에는 재전송된 사용자 패킷이 와야하므로 대기 SP_ID는 '1'로 설정된다.

도 8은 F-PDCH의 심벌 버퍼링 및 심벌 디매핑을 위한 본 발명의 실시예에 따른 이동국 장치를 도시하는 도면으로서, 도 5에서 설명한 F-PDCH 월시 역확산 이후부터 부호화된 심볼의 버퍼링(coded symbol buffering)까지의 F-PDCH 복조를 위한 이동국 구성을 도시한다. 도 8을 참조하면, 도 5의 월시 m 핑거 i I,Q 심벌(Walsh m Finger i I,Q Symbol(m=1~28, i=0~n-1)) 출력은 F-PDCH Walsh 1 심벌 결합부(F-PDCH Walsh 1 Symbol Combiner)(184), F-PDCH Walsh 2 심벌 결합부(186), ......, F-PDCH Walsh 28 심벌 결합부(188)에서 각각 결합된다. 이때 동작하는 심벌 결합부는 현재 사용 중인 월시 스페이스에 의해 결정되며 결합시에도 락(lock)된 핑거의 출력만을 결합하게 된다. 상기 F-PDCH Walsh 1 심벌 결합부(184), F-PDCH Walsh 2 심벌 결합부(186), ......, F-PDCH Walsh 28 심벌 결합부(188)의 출력은 월시 1 심벌 버퍼(Walsh 1 Symbol Buffer)(190), 월시 2 심벌 버퍼(192), ......, 월시 28 심벌 버퍼(194)로 입력되는데 각 버퍼의 역할은 월시 코드별로 심벌 디매핑을 하기 위해 1 슬롯 길이만큼의 심벌을 버퍼링 하기 위함이다. 이때 동작하는 심벌 버퍼는 현재 사용중인 월시 스페이스에 의해 결정되며 각 버퍼 내에서의 슬롯 경계는 매 1.25msec 마다 갱신된다. 월시 스페이스는 28개의 월시 역확산 된 출력으로부터 현재 사용중인 월시 채널에 해당하는 심벌들만 선택하기 위해서 필요하고 1.25msec 입력신호는 슬롯 경계를 구분하기 위해서 필요하다. 상기 월시 1 심벌 버퍼(190)의출력은 F-PDCH 1 서브패킷 QPSK 심벌 버퍼(F-PDCH 1 Subpacket QPSK Symbol Buffer)(214) 및 F-PDCH 1 슬롯 8-PSK 심벌 디매핑부(F-PDCH 1 Slot 8-PSK Symbol Demapping Block)(210), F-PDCH 1 슬롯 16 QAM 심벌 디매핑부(F-PDCH 1 Slot 16 QAM Symbol Demapping Block)(212)로 입력되는데 상기 F-PDCH 1 슬롯 8-PSK 심벌 디매핑부(210), F-PDCH 1 슬롯 16 QAM 심벌 디매핑부(212)는 1 슬롯만큼의 월시 코드 1 심벌 버퍼 출력들을 해당하는 변조방식으로 디패핑 하는 역할을 한다. 마찬가지로 상기 월시 2 심벌 버퍼(192) 출력은 F-PDCH 1 서브패킷 QPSK 심벌 버퍼(214) 및 F-PDCH 1 슬롯 8-PSK 심벌 디매핑부(210), F-PDCH 1 슬롯 16 QAM 심벌 디매핑부(212)로 입력되는데 상기 F-PDCH 1 슬롯 8-PSK 심벌 디매핑부(210), F-PDCH 1 슬롯 16 QAM 심벌 디매핑부(212)는 1 슬롯만큼의 월시 코드 2 심벌 버퍼 출력들을 해당하는 변조방식으로 디매핑 하는 역할을 한다. 또한, 상기 월시 28 심벌 버퍼(194)의 출력은 F-PDCH 1 서브패킷 QPSK 심벌 버퍼(214) 및 F-PDCH 1 슬롯 8-PSK 심벌 디매핑부(210), F-PDCH 1 슬롯 16 QAM 심벌 디매핑부(212)로 입력되는데 상기 F-PDCH 1 슬롯 8-PSK 심벌 디매핑부(210), F-PDCH 1 슬롯 16 QAM 심벌 디매핑부(212)는 1 슬롯만큼의 월시 코드 28 심벌 버퍼 출력들을 해당하는 변조방식으로 디매핑 하는 역할을 한다. 상기 F-PDCH 월시 1 심벌 결합부(184), F-PDCH 월시 2 심벌 결합부(186), ......, F-PDCH 월시 28 심벌 결합부(188)의 출력은 또한 F-PDCH 월시 1 심벌절대값 계산부(F-PDCH Walsh 1 Symbol Absolute Value)(196), F-PDCH 월시 2 심벌절대값 계산부(198), ......, F-PDCH 월시 28 심벌절대값 계산부(200)에서 절대값이 계산된 후 각각 F-PDCH 월시 1 절대값 심벌 버퍼(F-PDCHWalsh 1 ABS Symbol Buffer)(202), F-PDCH 월시 2 절대값 심벌 버퍼(204), ......, F-PDCH 월시 28 절대값 심벌 버퍼(206)로 입력된다. 이러한 F-PDCH 월시 n 심벌절대값 계산부들은 각 월시 채널 별로 심벌 결합부에서 출력되는 심벌들의 절대값을 계산하는 부분들로 추후 절대값으로 변환된 이 심벌들을 이용하여 16 QAM 기준 레벨(reference level)을 계산하는데 이용된다. 상기 F-PDCH 월시 1 절대값 심벌 버퍼(202), F-PDCH 월시 2 절대값 심벌 버퍼(204), ......, F-PDCH 월시 28 절대값 심벌 버퍼(206)의 출력은 수신된 패킷의 변조방식이 8-PSK혹은 16 QAM인 경우에 상기 F-PDCH 1 슬롯 8-PSK 심벌 디매핑부(210), F-PDCH 1 슬롯 16 QAM 심벌 디매핑부(212)에서의 심벌 디매핑을 위해 사용되며 또한, F-PDCH 1 슬롯 16 QAM 심벌 디매핑 기준레벨 계산부(F-PDCH 1 Slot 16 QAM Symbol Demapping Reference Level Calculation Block)(208)에서 16 QAM 신호의 디매핑 기준레벨을 구하기 위해 사용된다. 블라인드 디매핑(Blind Demapping) 하기 위해서는 각 심벌의 결정 영역(decision region)을 구분 짓는 기준레벨이 필요한데 기준레벨은 송신단 이득(G1)과 채널 및 수신단을 거치면서 발생하는 이득(G2)을 안다면 쉽게 구해질 수 있다. 여기서 송신단 이득(G1)은 각 송신 심벌들의 평균전력이 1로 정규화되도록 정해지는 값이며 채널 및 수신단에서 발생하는 이득(G2)은 수신 심벌들의 절대값을 1 슬롯 동안 더하여 평균한 값을 적절한 값(Constant)으로 스케일링(scaling)하면 근사적인 값을 얻을 수 있다. F-PDCH 1 슬롯 16 QAM 심벌 디매핑 기준레벨 계산부(F-PDCH 1 Slot 16 QAM Symbol Demapping Reference Level Calculation Block)208은 송신단 이득(G1) 및 채널및 수신단의 이득(G2)를 곱하여 1 슬롯 심벌디매핑 시 필요한 기준레벨을 얻는다. 상기 F-PDCH 1 슬롯 16 QAM 심벌 디매핑 기준레벨 계산부(208)의 출력은 상기 F-PDCH 1 슬롯 16 QAM 심벌 디매핑부(212)로 입력되어 심벌 디매핑 기준레벨로 사용된다. 상기 F-PDCH 월시 1 절대값 심벌 버퍼(202), F-PDCH 월시 2 절대값 심벌 버퍼(204), ......, F-PDCH 월시 28 절대값 심벌 버퍼(206)에서의 슬롯 경계는 1.25msec마다 갱신되며 동작하는 절대값 심벌 버퍼는 월시 스페이스에 의해 결정된다. 상기 F-PDCH 1 서브패킷 QPSK 심벌 버퍼(214)의 출력은 QPSK 부호화 심벌(QPSK Coded Symbol output)을 출력하며 상기 F-PDCH 1 슬롯 8-PSK 심벌 디매핑부(210)의 출력은 F-PDCH 1 서브패킷 8-PSK 심벌 버퍼(216)로 입력되며 상기 F-PDCH 1 슬롯 16 QAM 심벌 디매핑부(212)의 출력은 F-PDCH 1 서브패킷 16 QAM 심벌 버퍼(F-PDCH 1 Subpacket 16 QAM Symbol Buffer)(218)로 입력된다. 상기 F-PDCH 1 서브패킷 8-PSK 심벌 버퍼(216)는 1 서브패킷의 수신이 완료되면 수신된 패킷의 변조방식이 8-PSK라고 가정하고 8-PSK 부호화 심벌을 출력하고 상기 F-PDCH 1 서브패킷 16 QAM 심벌 버퍼(218)는 1 서브패킷의 수신이 완료되면 수신된 패킷의 변조방식이 16 QAM이라고 가정하고 16 QAM 부호화 심벌을 출력한다. 위와 같이 하는 이유는 F-PDCCH의 복조가 끝날 때까지는 F-PDCH로 전송되는 패킷의 변조방식을 알 수 없으며 이처럼 변조방식을 모르는 상태에서 심벌 디매핑에 소요되는 시간을 최소로 줄이기 위해서 본 발명에서는 각 변조방식별로 심벌 디매핑을 모두 행한 후에 F-PDCCH 복조가 완료되면 적절한 심벌 디매핑 출력(symbol demapping output)을 선택해서 후단으로 넘기는 구조를 사용하기 때문이다.

도 9는 F-PDCH의 Long Code 디스크램블링(descrambling), QCTC 결합(combining), 디인터리빙 및 복호화를 수행하기 위한 본 발명의 실시예에 따른 이동국 장치를 도시하는 도면으로서, 도 8에서 설명한 각 변조방식별 F-PDCH 부호화 심벌 출력 이후부터 최종적으로 터보 복호화(Turbo decoding)가 되기까지의 F-PDCH 복조를 위한 이동국 구성을 도시한다. 도 9을 참조하면, 도 7의 QPSK 부호화 심벌 출력(QPSK Coded Symbol Output), 8-PSK 부호화 심벌 출력, 16 QAM 부호화 심벌 출력 각각은 F-PDCH 서브패킷 부호화 심벌 출력 선택부(F-PDCH Subpacket Coded Symbol Output Select)(220)로 입력되며 상기 F-PDCH 서브패킷 부호화 심벌 출력 선택부(220)의 네 번째 입력은 실제로 입력되는 심벌은 단지 상기 F-PDCH 서브패킷 부호화 심벌 출력 선택부(220) 이후의 처리를 중지시키고 더 이상의 동작을 수행하지 않음을 나타낸다. 상기 F-PDCH 서브패킷 부호화 심벌 출력 선택부(220)의 4 입력 중에 하나는 심벌 출력 선택 및 처리 제어부(Symbol Output Selection and Processing Control Block)(224)에 의해 선택되는데 F-PDCH Stop 신호가 "1"이면 상기 F-PDCH 서브패킷 부호화 심벌 출력 선택부(220)의 네 번째 입력인 처리중지 및 비동작 신호(Processing Stop and No Operation)를 선택하게되며 F-PDCH Stop 신호가 "1"이 아니면 월시 스페이스, EP Size, 슬롯 길이(slot length) 정보를 이용하여 해당하는 부호화 심벌 버퍼로부터 1 서브패킷 만큼의 부호화 심벌을 선택하게 된다. 상기 F-PDCH 서브패킷 부호화 심벌 출력 선택부(220)의 출력은 심벌 버퍼 MUX(Symbol Buffer MUX)(226)로 입력되며 또한, F-PDCH 서브패킷 8-PSK, 16 QAM 심벌 버퍼 재배치부(F-PDCH Subpacket 8-PSK, 16 QAM Symbol Buffer ReorderingBlock)(222)로 입력된다. 상기 F-PDCH 서브패킷 8-PSK, 16 QAM 심벌 버퍼 재배치부(222)에서는 송신단에서 셔플링(Shuffling)되어서 전송된 부호화 심벌들을 원래대로 복원하기 위해서 심벌 재배치를 행하는데 이것은 초기전송인 경우 규칙적인(systematic) 비트의 신뢰도를 높이기 위해 송신단에서 심벌 매핑(mapping)시에 부호화된 심벌들을 서로 섞어서 보내기 때문이다. 상기 F-PDCH 서브패킷 8-PSK, 16 QAM 심벌 버퍼 재배치부(222)의 출력은 상기 심벌 버퍼 MUX(226)에서 상기 F-PDCH 서브패킷 부호화 심벌 출력 선택부(220)의 출력과 먹싱(MUXing) 되어지며 상기 심벌 버퍼 MUX(226)의 출력은 SP_ID 값에 의해 제어된다. 즉, SP_ID=0일 경우는 상기 F-PDCH 서브패킷 8-PSK, 16 QAM 심벌 버퍼 재배치부(222)의 출력이 선택되어지며 SP_ID≠0이거나 변조방식이 QPSK일 경우는 상기 F-PDCH 서브패킷 부호화 심벌 출력 선택부(220)의 출력이 선택된다. 상기 심벌 버퍼 MUX(226)의 출력은 Long Code 디스크램블링부(Long Code Descramblimg Block)(228)에서 Long Code 디스크램블링이 된 후 디스크램블링 출력으로 출력된다. 이때 상기 Long Code 디스크램블링부(228)로 입력되는 Long Code는 다음과 같이 발생된다. 즉, Long Code 생성부(Long Code Generator)(234)에서 발생된 Long Code는 Long Code 버퍼(232)에서 버퍼링되고 상기 Long Code 버퍼(232)의 출력은 32 칩 Long Code 데시메이션 및 홀드부(32 Chip Long Code Decimation & Hold Block)(230)에서 데시메이션 되어져서 상기 Long Code 디스크램블링부(228)에서 사용되는 Long Code로 입력된다. 이렇게 하는 이유는 Long Code 디스크램블링이 버퍼링 된 F-PDCH 부호화 심벌에 대해서 행해지기 때문에 디스크램블링되는 Long Code도 역시 버퍼링을 해서 F-PDCH 심벌과 디스크램블링 타이밍(timing)을 맞추어야 하기 때문이다. 상기 Long Code 디스크램블링(228)의 출력은 ARQ_ID에 따라서 QCTC 결합하기 위해 F-PDCH 서브패킷 1 QCTC 버퍼(F-PDCH Subpacket 1 QCTC Buffer)(236), F-PDCH 서브패킷 2 QCTC 버퍼(238), F-PDCH 서브패킷 3 QCTC 버퍼(240) 및 F-PDCH 서브패킷 4 QCTC 버퍼(242) 중에 하나로 입력된다. 상기 F-PDCH 서브패킷 1 QCTC 버퍼(236) 내지 F-PDCH 서브패킷 4 QCTC 버퍼(242)는 ARQ_ID에 따라서 하나가 선택되며 선택된 F-PDCH 서브패킷 n QCTC 버퍼는 EP Size, SP_ID , 슬롯 길이(slot length)와 같은 정보를 이용하여 IR/Chase 결합(IR/Chase Combining) 및 QCTC 버퍼 위치제어(QCTC Buffer Position Control)를 행한다. ARQ_ID는 채널 자원이 충분한 경우 1명의 사용자가 병렬전송(parallel transmission)을 하는 경우에 각각의 패킷을 독립적으로 구별하여 IR/Chase 결합하기 위해서 사용된다. 즉, ARQ_ID = 0인 경우는 F-PDCH 서브패킷 1 QCTC 버퍼를 사용하게 되고 ARQ_ID = 1인 경우는 F-PDCH 서브패킷 2 QCTC 버퍼를 사용하고 ARQ_ID = 2인 경우는 F-PDCH 서브패킷 3 QCTC 버퍼를 사용하며 ARQ_ID = 3 인 경우는 F-PDCH 서브패킷 4 QCTC 버퍼를 사용하게 된다. 여기서 F-PDCH 서브패킷 n QCTC 버퍼는 F-PDCH 패킷 전송시 에러(error)가 날 경우 재전송을 하여 패킷 에러를 복구하기 위해서 부호화된 심벌들을 IR/Chase 결합하는 블록이다. 각각의 F-PDCH IR/Chase 결합은 페이로드 크기(Payload Size)에 따라서 각각 버퍼 크기가 다르며 재전송된 패킷은 SP_ID에 의해 지시된다. 상기 F-PDCH 서브패킷 1 QCTC 버퍼(236) 내지 F-PDCH 서브패킷 4 QCTC 버퍼(242) 중에서 ARQ_ID에 의해 선택된 F-PDCH 서브패킷 n QCTC 버퍼의 출력은 F-PDCH 서브패킷 분리부(F-PDCH Subpacket Separationinto 3 Segment)(244)로 입력되어서 1개의 규칙적 비트 부분(systematic bit segment)과 2개의 불규칙적 비트 부분(Non-Systematic Bit Segment)으로 나누어진다. 디인터리버(Deint)1(246)은 규칙적 비트들에 대한 디인터리빙을 행한 후 그 출력을 F-PDCH 디인터리버 MUX(F-PDCH Deinterleaver MUX)(250)로 입력한다. 불규칙적 비트 부분 1 심벌(Non-Systematic Bit Segment 1 Symbol)들은 P0 DEMUX(248)에서 교대로 디먹싱(DEMUXing)이 되며 디인터리버 2(252), 디인터리버 3(254)은 디먹싱된 불규칙적 비트 부분1(Non-Systematic Bit Segment 1)에 해당하는 심벌들에 대한 디인터리빙을 각각 수행한다. 또한, 불규칙적 비트 부분 2 심벌(Non-Systematic Bit Segment 2 Symbol)들은 P1 DEMUX(250)에서 교대로 디먹싱이 되며 디인터리버 4(256), 디인터리버 5(258)는 디먹싱된 불규칙적 비트 부분2(Non-Systematic Bit Segment 2)에 해당하는 심벌들에 대한 디인터리빙을 각각 수행한다. 상기 디인터리버 1(246) 내지 디인터리버 5(258)의 출력은 F-PDCH 디인터리버 MUX(F-PDCH Deinterleaver MUX)(260)에서 멀티플렉싱(multiplexing)되어진 후 F-PDCH 1/5 터보 복호부(F-PDCH 1/5 Turbo Decoder)(262)로 입력되어 복호화 된다. 상기 F-PDCH 1/5 터보 복호부(262)는 복호화 결과에 따라서 ACK/NACK 신호를 출력하며 이 출력은 F-PDCH QCTC 버퍼 제어부(F-PDCH QCTC Buffer Control)(264)로 입력되어 4개의 QCTC 버퍼 중에 ARQ_ID에 해당하는 F-PDCH 서브패킷 n QCTC 버퍼(236, 238, 240, 242)를 클리어/홀드 시키는 제어신호를 발생시킨다. 즉, 상기 F-PDCH 1/5 터보 복호부(262)의 복호화 결과가 굿일 경우는 ACK 신호를 내보내서 현재 복호화된 패킷의 ARQ_ID를 가지는 F-PDCH 서브패킷 n QCTC 버퍼를 클리어시켜서 다음에 올 신규 패킷을 수신할 수 있게 하며 복호화 결과가 배드(bad)일 경우는 NACK 신호를 보내서 현재 복호화된 패킷의 ARQ_ID를 가지는 F-PDCH 서브패킷 n QCTC 버퍼를 홀드(hold)시켜서 다음에 재전송 되어올 패킷에 대해서 F-PDCH IR/Chase 결합을 계속할 수 있도록 한다. 이때 상기 F-PDCH QCTC 버퍼 제어부(264)에서 발생된 제어 신호는 현재 복호화된 패킷의 ARQ_ID에 해당하는 F-PDCH 서브패킷 n QCTC 버퍼에 대해서만 유효하다.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이, 본 발명에서는 고속 패킷 데이터 전송 시스템에서 재전송 및 가변 변조 방식을 사용하는 경우의 이동국 수신기 구조를 제안하였으며 제안된 이동국 수신기 구조를 사용할 경우 고속 무선 패킷데이터를 효율적으로 수신할 수 있다. 또한, 본 발명에서 제안하는 병렬전송(parallel transmission) 수신기 구조를 이용하면 채널상황이 좋은 경우에 시스템 자원을 최대로 이용함으로써 패킷 통신시스템에서의 성능(throughput)을 높일 수 있다.

Claims

사용자를 구분하는 정보와 재전송 채널 구분 정보와 부호화 패킷 크기 및 재전송 시 패킷 구분 정보를 포함하며 미리 정해진 패킷전송단위들 중 어느 한 패킷전송단위로 상기 정보들이 송신되는 패킷데이터 제어 채널과, 송신할 패킷데이터에 하나 또는 둘 이상의 월시코드를 부여하고 둘 이상의 월시코드 부여 시 상기 패킷데이터를 병렬 전송하는 패킷데이터 채널을 가지며, 상기 패킷데이터 제어 채널과 상기 패킷데이터 채널로 함께 정보를 전송하는 이동통신시스템에서, 상기 패킷데이터 제어 채널과 상기 패킷데이터 채널을 복조하는 이동국 장치에 있어서,

상기 패킷데이터 제어 채널로 수신된 정보열들을 상기 각 패킷전송단위로 분할하여 출력하는 패킷데이터 제어 채널 정보 분할 제어부와,

상기 각 패킷전송단위로 분할된 패킷데이터 제어 채널 정보열들을 복조하여 출력하는 패킷데이터 제어 채널 복조부와,

상기 패킷데이터 제어 채널 복조부의 출력에 근거하여 상기 패킷데이터 채널의 복조를 제어하는 패킷데이터 채널 복조 제어부를 포함함을 특징으로 하는 상기 장치.
제1항에 있어서,

상기 패킷데이터 제어 채널이 완전히 복조될 때까지 상기 패킷데이터 채널로수신된 패킷데이터 정보열들을 임시로 저장하는 버퍼들을 더 구비함을 특징으로 하는 상기 장치.
제2항에 있어서, 상기 패킷데이터 채널 복조 제어부가 상기 패킷데이터 제어 채널 정보의 복조 결과 중에 CRC(Cyclic Redundancy Check) 굿(good)인 패킷이 존재하지 않는 경우에 상기 패킷데이터 채널의 복조동작을 중지시키기 위한 신호를 출력함을 특징으로 하는 상기 장치.
제3항에 있어서, 상기 패킷데이터 채널 복조 제어부가, 상기 패킷데이터 제어 채널 정보의 복조 결과 중에 CRC 굿인 패킷이 존재하며 상기 패킷데이터 채널 정보 시퀀스가 상기 패킷데이터 채널에 대한 정보를 나타내는 메시지이고 상기 패킷데이터 채널에 대한 정보에 포함된 상기 사용자를 구분하는 정보가 상기 이동국 자신을 나타내지 않는 경우, 상기 패킷데이터 채널의 복조동작을 중지시키기 위한 신호를 출력함을 특징으로 하는 상기 장치.
제4항에 있어서, 상기 패킷데이터 채널 복조 제어부가, 상기 패킷데이터 채널에 대한 정보에 포함된 상기 사용자를 구분하는 정보가 상기 이동국 자신을 나타내는 경우, 상기 패킷데이터 채널에 대한 정보에 포함된 상기 재전송 채널 구분 정보의 값을 검사함을 특징으로 하는 상기 장치.
제5항에 있어서, 상기 패킷데이터 채널 복조 제어부가, 상기 재전송 채널 구분 정보의 값이 새로운 패킷이 전송되고 있음을 나타내는 경우, 상기 이동국이 기다리고 있는 패킷이 신규 패킷인지를 검사함을 특징으로 하는 상기 장치.
제6항에 있어서, 상기 패킷데이터 채널 복조 제어부가, 상기 이동국이 기다리고 있는 패킷이 신규 패킷인 경우 정상적인 데이터 채널 복조동작을 수행하도록 하는 신호를 출력하며, 상기 이동국이 기다리고 있는 패킷이 신규 패킷이 아닌 경우 상기 버퍼들 중에 해당되는 버퍼를 클리어 시키고 정상적인 데이터 채널 복조동작을 수행하도록 하는 신호를 출력함을 특징으로 하는 상기 장치.
제5항에 있어서, 상기 패킷데이터 채널 복조 제어부가, 상기 재전송 채널 구분 정보의 값이 연속적인 패킷이 전송되고 있음을 나타내는 경우, 상기 이동국이 기다리고 있는 패킷이 연속적인 패킷인지를 검사함을 특징으로 하는 상기 장치.
제8항에 있어서, 상기 패킷데이터 채널 복조 제어부가, 상기 이동국이 기다리고 있는 패킷이 연속적인 패킷인 경우 정상적인 데이터 채널 복조동작을 수행하도록 하는 신호를 출력하며, 상기 이동국이 기다리고 있는 패킷이 연속적인 패킷이 아닌 경우 상기 패킷데이터 채널의 복조동작을 중지시키기 위한 신호를 출력함을 특징으로 하는 상기 장치.
제1항에 있어서, 상기 패킷데이터 채널 복조 제어부의 제어에 의해 상기 패킷데이터 채널의 정보열들을 복조하는 복조기를 더 포함함을 특징으로 하는 상기 장치.
제1항에 있어서, 상기 패킷데이터 채널의 정보열들이 병렬로 전송되는 경우 병렬로 전송되는 정보열들을 각각 복조하는 복조기들을 더 포함함을 특징으로 하는 상기 장치.
사용자를 구분하는 정보와 재전송 채널 구분 정보와 부호화 패킷 크기 및 재전송 시 패킷 구분 정보를 포함하며 미리 정해진 패킷전송단위들 중 어느 한 패킷전송단위로 상기 정보들이 송신되는 패킷데이터 제어 채널과, 송신할 패킷데이터에 하나 또는 둘 이상의 월시코드를 부여하고 둘 이상의 월시코드 부여 시 상기 패킷데이터를 병렬 전송하는 패킷데이터 채널을 가지며, 상기 패킷데이터 제어 채널과 상기 패킷데이터 채널로 함께 정보를 전송하는 이동통신시스템에서, 이동국에서 상기 패킷데이터 제어 채널과 상기 패킷데이터 채널을 복조하는 방법에 있어서,

상기 패킷데이터 제어 채널로 수신된 정보열들을 상기 각 패킷전송단위로 분할하여 출력하는 과정과,

상기 각 패킷전송단위로 분할된 패킷데이터 제어 채널 정보열들을 복조하여 출력하는 과정과,

상기 패킷데이터 제어 채널 정보의 복조 결과에 따라 상기 패킷데이터 채널로 수신된 패킷데이터 정보열의 복조를 제어하는 과정으로 구성됨을 특징으로 하는 상기 방법.
제12항에 있어서, 상기 패킷데이터 제어 채널이 완전히 복조될 때까지 상기 패킷데이터 채널로 수신된 패킷데이터 정보열들을 버퍼들에 임시로 저장하는 과정을 더 포함함을 특징으로 하는 상기 방법.
제13항에 있어서, 상기 패킷데이터 제어 채널 정보의 복조 결과 중에 CRC 굿인 패킷이 존재하지 않는 경우에 상기 패킷데이터 채널의 복조동작을 중지시키기 위한 신호를 출력하는 과정을 더 포함함을 특징으로 하는 상기 방법.
제14항에 있어서, 상기 패킷데이터 제어 채널 정보의 복조 결과 중에 CRC 굿인 패킷이 존재하며 상기 패킷데이터 채널 정보 시퀀스가 상기 패킷데이터 채널에 대한 정보를 나타내는 메시지이고 상기 패킷데이터 채널에 대한 정보에 포함된 상기 사용자를 구분하는 정보가 상기 이동국 자신을 나타내지 않는 경우, 상기 패킷데이터 채널의 복조동작을 중지시키기 위한 신호를 출력하는 과정을 더 포함함을 특징으로 하는 상기 방법.
제15항에 있어서, 상기 패킷데이터 채널에 대한 정보에 포함된 상기 사용자를 구분하는 정보가 상기 이동국 자신을 나타내는 경우, 상기 패킷데이터 채널에 대한 정보에 포함된 상기 재전송 채널 구분 정보의 값을 검사하는 과정을 더 포함함을 특징으로 하는 상기 방법.
제16항에 있어서, 상기 재전송 채널 구분 정보의 값이 새로운 패킷이 전송되고 있음을 나타내는 경우, 상기 이동국이 기다리고 있는 패킷이 신규 패킷인지를검사하는 과정을 더 포함함을 특징으로 하는 상기 방법.
제17항에 있어서, 상기 이동국이 기다리고 있는 패킷이 신규 패킷인 경우 정상적인 데이터 채널 복조동작을 수행하도록 하는 신호를 출력하며, 상기 이동국이 기다리고 있는 패킷이 신규 패킷이 아닌 경우 상기 버퍼들 중에 해당되는 버퍼를 클리어 시키고 정상적인 데이터 채널 복조동작을 수행하도록 하는 신호를 출력하는 과정을 더 포함함을 특징으로 하는 상기 방법.
제16항에 있어서, 상기 재전송 채널 구분 정보의 값이 연속적인 패킷이 전송되고 있음을 나타내는 경우, 상기 이동국이 기다리고 있는 패킷이 연속적인 패킷인지를 검사하는 과정을 더 포함함을 특징으로 하는 상기 방법.
제19항에 있어서, 상기 이동국이 기다리고 있는 패킷이 연속적인 패킷인 경우 정상적인 데이터 채널 복조동작을 수행하도록 하는 신호를 출력하며, 상기 이동국이 기다리고 있는 패킷이 연속적인 패킷이 아닌 경우 상기 패킷데이터 채널의 복조동작을 중지시키기 위한 신호를 출력하는 과정을 더 구비함을 특징으로 하는 상기 방법.
제12항에 있어서, 상기 패킷데이터 채널 복조 제어부의 제어에 따라 상기 패킷데이터 채널의 정보열들을 복조하는 과정을 더 포함함을 특징으로 하는 상기 방법.
제12항에 있어서, 상기 패킷데이터 채널의 정보열들이 병렬로 전송되는 경우 병렬로 전송되는 정보열들을 각각 복조하는 과정을 더 포함함을 특징으로 하는 상기 방법.