KR20030087835A - Dram using aligned soi double gate transistor and process thereof - Google Patents
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Abstract
Description
본 발명은 반도체 제조에 관한 것으로서, sub 100 nm의 디자인 규칙을 가지는 집적회로 에 관한 것이다. 특히, 본 발명은 DRAM의 제조를 위한 것으로서 SOI 웨이퍼(Silicon On Insulator wafer)를 이용하여 자기 배열 더블 게이트(self aligned double gate)를 형성하고, SEG(Selective Epitaxial Growth)를 이용하여 소스/드레인(source/drain) 영역을 형성하는 반도체 DRAM 및 이의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor fabrication and relates to integrated circuits having design rules of sub 100 nm. In particular, the present invention is for manufacturing a DRAM to form a self aligned double gate using a silicon on insulator wafer (SOI wafer), and source / drain (SEG) using a selective epitaxial growth (SEG) and a method of manufacturing the same.
종래의 평면 형태의 트랜지스터(planar type transistor)는 채널의 길이가 100 nm 이하의 정도로 줄어들면서 고집적화로 인한 DIBL(Drain Induced Barrier Lowering, 드레인 유발 문턱 강하), 채널의 저항 증가, 게이트 저항 증가, 접합 누설 전류(Junction leakage current)등의 문제가 발생하여 그 한계를 맞이하고 있다. 따라서, 이를 해결하기 위해 채널을 사이에 두고 아래위로 게이트가 지나가는 더블 게이트 형태의 트랜지스터가 개발되고 있다.Conventional planar type transistors reduce drain lengths (DIBLs) due to high integration as channel lengths are reduced to less than 100 nm, increased channel resistance, increased gate resistance, and junction leakage. Problems such as junction leakage current have occurred and the limit has been reached. Therefore, in order to solve this problem, a double gate type transistor in which a gate passes up and down with a channel in between is being developed.
이러한 개발 노력은 계속적으로 보고되고 있는 바, D. J. Frank et al.의 MOSFETs의 스캘링 제한 및 이의 적용 제한성(Device Scaling Limits of Si MOSFETs and Their Application Dependencies p259, Proceedings of IEEE, vol. 89, no. 3, 2001)"에서 개시된 상기 트랜지스터는 바텀 게이트(bottom gate)와 탐 게이트(top gate)가 자기 배열이 아니며, 시드(seed) Si을 오픈하는데 추가의 공간이 필요하여 집적화하는데 방해가 된다. 또한, Hon-Sup Philip Wong의 "서브 100 nm CMOS의 새로운 방법(Novel Device Options for Sub-100nm CMOS IEDM Short Course, 1999)"에서 개시된 내용은 바텀 게이트와 탑 게이트가 자기 배열되어 있으나 게이트를 형성하는 과정에서 습식 에치(wet etch)에 의하여 게이트 영역을 형성하게 되어 나노 단계의 집적 공정에 이용하기에 부적합한 문제가 있다. 또한, J. H. Lee의 산화속도 차이와 선택적 에피텍시를 이용한 초 자기 배열 더블 게이트 MOSFETs(Super Self-Aligned Double-Gate(SSDG) MOSFETs Utilizing Oxidation Rate Difference and Selective Epitaxy (IEDM, p71, 1999)"에서는 더블 게이트 형성의 개념을 개시하고 있으나, 이는 단위 셀에 한정되는 것이다.These development efforts have been reported continuously, Device Scaling Limits of Si MOSFETs and Their Application Dependencies p259, Proceedings of IEEE, vol. 89, no. 3 , 2001) ", the bottom and top gates are not self-aligning and require additional space to open the seed Si, which prevents integration. Hon-Sup Philip Wong's "Novel Device Options for Sub-100nm CMOS IEDM Short Course, 1999" shows that the bottom and top gates are self-aligned, The gate region is formed by wet etch, which is not suitable for use in the nano-scale integration process.The difference in oxidation rate and selective epitaxy of JH Lee Super Self-Aligned Double-Gate (SSDG) MOSFETs Utilizing Oxidation Rate Difference and Selective Epitaxy (IEDM, p71, 1999) "discloses the concept of double gate formation, but is limited to unit cells. Will be.
상기와 같은 종래의 평면 형태의 MOS 트랜지스터의 문제점을 해결하기 위하여 본 발명은 DIBL, 채널 저항, 게이트 저항, 접합 누설 전류(junction leakage current)를 해결하는 반도체 DRAM 및 이의 제조 방법을 제공하는데 있다.SUMMARY In order to solve the problems of the conventional planar MOS transistor, the present invention provides a semiconductor DRAM and a method of manufacturing the same, which solve DIBL, channel resistance, gate resistance, junction leakage current.
본 발명의 다른 목적은 기존의 DRAM 제조를 위한 mask를 바꾸지 않고 적용할 수 있는 DRAM의 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a method for manufacturing a DRAM that can be applied without changing a mask for manufacturing a conventional DRAM.
본 발명의 또 다른 목적은 SOI 공정의 특징인 우물(well) 형성 공정을 생략할 수 있어 이를 위한 사진 및 이온 주입 공정을 생략할 수 있는 DRAM의 제조 방법을 제공하는데 있다.It is still another object of the present invention to provide a DRAM manufacturing method capable of omitting a well formation process, which is a characteristic of an SOI process, and thus omitting a photo and ion implantation process.
상기와 같은 목적을 달성하기 위하여 본 발명은 자기 배열 SOI 더블 게이트 트랜지스터(SELF ALIGNED SOI DOUBLE GATE TRANSISTOR)를 이용한 DRAM의 제조 공정에 있어서, 상기 반도체 DRAM은 기판 상에 더블 게이트를 형성하는 공정과; 상기더블 게이트가 형성된 기판에 주변 영역의 CMOS용 소스(source)/드레인(drain)을 형성하는 공정과; 셀(cell)의 직접 접촉(DC, Direct Contact) 및 매몰 접촉(BC, Buried Contact)을 형성하는 공정과; 금속 접촉(metal contact)을 형성하는 공정을 포함하며, 여기서, 상기 기판 상에 더블 게이트를 형성하는 공정은 벌크 Si의 상부에 매몰 산화막, SOI 웨이퍼, 버텀 게이트 산화막, 폴리-Si, WSi 및 CVD 산화막을 순차적으로 적층하는 단계와; 지지용 핸들 웨이퍼(handle wafer)에 열산화막을 형성하고, 이를 상기 SOI 웨이퍼의 상부에 결합하고, 상기 벌크 Si 및 매몰 산화막을 제거하는 단계와; 활성 영역을 정의하는 사진 및 식각 단계와; 상기 지지용 핸들 웨이퍼의 뒷면에 탑 게이트 물질로 게이트 산화막, 폴리-Si, WSi 및 SiN층을 순차적으로 적층하는 단계와; 상기 적층된 탑 게이트, 채널 및 바텀 게이트의 측면을 식각하고, 그 후 게이트 재료 및 채널을 산화시키는 단계와; 상기 산화되어 드러난 채널 측벽을 시드(seed)로 SEG를 성장시키고, 그 후 상기 SEG 하부에 CVD 산화막을 증착시키고, 에치백(etch-back)을 실시하는 단계를 포함하며, 상기 더블 게이트가 형성된 기판에 주변 영역의 CMOS용 소스(source)/드레인(drain)을 형성하는 공정은 상기 더블 게이트가 형성된 DRAM에 SiN 스페이서(spacer)를 증착하고, SiN을 식각하여 주변 NMOS 영역만을 개방한 후 이온을 주입하는 단계와; 상기 드러난 SEG 층을 시드로 하여 2차 SEG 성장을 하고, 그 후 이온 주입을 주입하고, 그 후 CVD 산화막을 증착하는 단계와; 주변 PMOS 영역을 상기 개방, 이온주입, 2차 SEG, 이온주입 및 CVD 산화막 증착 단계와 동일한 방법으로 형성하는 단계를 포함하며, 셀(cell)의 직접 접촉(DC, Direct Contact) 및 매몰 접촉(BC, Buried Contact)을형성하는 공정은 상기 주변 CMOS 용 소스/드레인 형성 공정에서 형성된 SiN 스페이서 및 CVD 산화막을 식각하여 자기-배열 접촉(Self-Aligned Contact, SAC)을 개방하는 단계와; 상기 개방된 곳에서 접촉 플러그(plug)용 이온 주입을 실시하는 단계와; 폴리-Si을 증착하고 에치-백 또는 CMP를 실시하는 단계를 포함하며, 금속 접촉(metal contact)을 형성하는 공정은 게이트용 접촉이 될 부분을 분리하는 단계와; 더블 게이트의 탑 · 바텀 게이트가 동시에 금속에 연결되고, 활성 영역의 소스/드레인도 같이 연결되는 단계를 포함하는 반도체 DRAM의 제조 방법 및 이에 의해 제조되는 반도체 DRAM을 제공한다.In order to achieve the above object, the present invention provides a DRAM manufacturing process using a self-aligned SOI double gate transistor, wherein the semiconductor DRAM comprises: forming a double gate on a substrate; Forming a source / drain for CMOS in a peripheral area on the substrate on which the double gate is formed; Forming a direct contact (DC) and a buried contact (BC) of the cell; Forming a metal contact, wherein the forming a double gate on the substrate comprises buried oxide, SOI wafer, bottom gate oxide, poly-Si, WSi and CVD oxide on top of the bulk Si. Stacking sequentially; Forming a thermal oxide film on a support handle wafer, bonding it to the top of the SOI wafer, and removing the bulk Si and buried oxide film; Photographic and etching steps defining the active area; Sequentially depositing a gate oxide film, poly-Si, WSi, and SiN layers with a top gate material on the back side of the support handle wafer; Etching side surfaces of the stacked top gate, channel and bottom gate, and then oxidizing gate material and channel; Growing an SEG with seed of the oxidized exposed channel sidewalls, and then depositing a CVD oxide film under the SEG, and performing etch-back, wherein the double gate formed substrate is formed. In the process of forming a source / drain for the CMOS in the peripheral region, a SiN spacer is deposited on the double gate-formed DRAM, the SiN is etched to open only the peripheral NMOS region, and then ions are implanted. Making a step; Seeding the exposed SEG layer for secondary SEG growth, thereafter implanting an ion implant, and then depositing a CVD oxide film; Forming a peripheral PMOS region in the same manner as the opening, implantation, secondary SEG, ion implantation, and CVD oxide deposition steps, including direct contact (DC) and investment contact (BC) Forming a buried contact comprises: etching a SiN spacer and a CVD oxide film formed in the peripheral CMOS source / drain formation process to open a self-aligned contact (SAC); Performing ion implantation for contact plugs in said open area; Depositing poly-Si and performing etch-back or CMP, wherein forming a metal contact comprises separating a portion to be contact for the gate; Top and bottom gates of a double gate are simultaneously connected to a metal, and a source / drain of an active region is also connected together.
도 1은 본 발명의 바람직한 일 실시예에 따른 CVD 산화물이 증착된 DRAM 형성을 위한 박막 적층 구조도.1 is a thin film stack structure for forming a CVD oxide deposited DRAM according to an embodiment of the present invention.
도 2은 본 발명의 바람직한 일 실시예에 따른 도 1의 웨이퍼 상부에 부착된 후 단결정 Si층이 드러난 DRAM의 박막 적층 구조도.FIG. 2 is a thin film stacked structure diagram of a DRAM having a single crystal Si layer exposed after being attached to an upper surface of the wafer of FIG. 1 according to an exemplary embodiment of the present invention. FIG.
도 3a는 본 발명의 바람직한 일 실시예에 따른 탑 게이트 스택(stack)의 형성을 나타내는 게이트 라인 측면의 DRAM의 박막 적층 구조도.3A is a thin film stack structure diagram of a DRAM on the side of a gate line illustrating the formation of a top gate stack in accordance with one preferred embodiment of the present invention.
도 3b는 본 발명의 바람직한 일 실시예에 따른 탑 게이트 스택(stack)의 형성을 나타내는 활성 영역 측면의 DRAM의 박막 적층 구조도.3B is a thin film stack structure diagram of a DRAM on the side of an active region illustrating the formation of a top gate stack in accordance with one preferred embodiment of the present invention.
도 4는 종래의 DRAM 제조 공정에서 사용되는 활성 영역과 본 발명의 바람직한 일 실시예에 따른 DRAM의 활성 영역의 비교 평면 구조도.4 is a comparative planar structure diagram of an active region used in a conventional DRAM manufacturing process and an active region of a DRAM according to a preferred embodiment of the present invention.
도 5는 본 발명의 바람직한 일 실시예에 따른 사진 및 건식 식각 공정 후의 DRAM의 박막 적층 구조도.5 is a thin film stack structure of a DRAM after a photo and dry etching process according to an embodiment of the present invention.
도 6은 본 발명의 바람직한 일 실시예에 따른 습식 식각이 진행된 DRAM의 박막 적층 구조도.FIG. 6 is a thin film stacked structure diagram of a DRAM in which wet etching is performed according to an exemplary embodiment of the present invention. FIG.
도 7은 본 발명의 바람직한 일 실시예에 따른 채널의 측벽을 시드로 하여, SEG를 성장시킨 후의 DRAM의 평면 구조도.7 is a planar structure diagram of a DRAM after growing an SEG with the sidewalls of the channel as a seed according to a preferred embodiment of the present invention.
도 8은 도 7의 A-A'의 절단면도.8 is a cross-sectional view taken along the line AA ′ of FIG. 7;
도 9는 본 발명의 바람직한 일 실시예에 따른 CVD 산화막 증착이 이루어진 DRAM의 박막 적층 구조도.9 is a thin film laminated structure diagram of a DRAM having CVD oxide film deposition according to an embodiment of the present invention.
도 10은 본 발명의 바람직한 일 실시예에 따른 후-식각이 이루어진 DRAM의 박막 적층 구조도.FIG. 10 is a thin film stack structured structure of a post-etched DRAM according to an exemplary embodiment of the present invention. FIG.
도 11은 본 발명의 바람직한 일 실시예에 따른 SiN 층이 성장된 DRAM의 박막 적층 구조도.FIG. 11 is a thin film stack structure diagram of a DRAM on which a SiN layer is grown according to an exemplary embodiment of the present invention. FIG.
도 12는 본 발명의 바람직한 일 실시예에 따른 SEG가 성장된 DRAM의 박막 적층 구조도.12 is a thin film stack structure diagram of a DRAM having SEG grown according to an embodiment of the present invention.
도 13은 본 발명의 바람직한 일 실시예에 따른 넓은 윈도우가 형성된 접속 금속을 포함하는 DRAM의 박막 적층 구조도.FIG. 13 is a thin film stack structure diagram of a DRAM including a connection metal having a wide window according to a preferred embodiment of the present invention. FIG.
도 14는 본 발명의 바람직한 일 실시예에 따른 셀의 DC 및 BC를 형성하기 위해 자기-배열 접촉을 개방하는 것을 나타내는 DRAM의 박막 적층 구조도.FIG. 14 is a thin film stack structure diagram of a DRAM showing opening of self-aligned contacts to form DC and BC of a cell in accordance with a preferred embodiment of the present invention. FIG.
도 15는 도 14의 A-A'의 절단면도.15 is a cross-sectional view taken along the line A-A 'of FIG.
도 16은 본 발명의 바람직한 일 실시예에 따른 완성된 형태의 DRAM의 박막 적층 구조도.K16 is a thin film stack structure of a DRAM of the completed form according to an embodiment of the present invention.
도 17은 종래의 게이트용 접촉 부분이 연결되어 있는 DRAM의 박막 적층 구조도.Fig. 17 is a thin film lamination structure diagram of a DRAM in which a conventional gate contact portion is connected.
도 18은 본 발명의 바람직한 일 실시예에 따른 접촉이 형성되어 있는 DRAM의 박막 적층 구조도.FIG. 18 is a thin film stacked structure diagram of a DRAM in which a contact is formed in accordance with a preferred embodiment of the present invention. FIG.
도 19는 종래의 게이트 라인이 형성된 DRAM의 박막 적층 구조도19 is a thin film stacked structure diagram of a DRAM having a conventional gate line formed therein;
도 20은 탑 게이트만을 이방성 식각하여 탑 게이트 및 바텀 게이트가 동시에 접촉된 DRAM의 박막 적층 구조도.20 is a thin film stack structure of DRAM in which only the top gate is anisotropically etched so that the top gate and the bottom gate are in contact simultaneously.
<도면의 주요 부호에 대한 설명><Description of Major Symbols in Drawing>
101 : 벌크 Si(blk Si)102 : 매몰 산화막(buried oxide)101: bulk Si (blk Si) 102: buried oxide
103 : SOI103: SOI
104 : 바텀 게이트 산화막(bottom gate oxide)104: bottom gate oxide
105 : 폴리-Si(poly-Si)106 : WSi105: poly-Si 106: WSi
107 : CVD 산화막201 : 지지용 핸들 웨이퍼107 CVD oxide film 201 support handle wafer
301 : SiN302 : 탑 게이트 물질 WSi301: SiN302: Top Gate Material WSi
303 : 탑 게이트 물질 폴리-Si304 : 탑 게이트 산화막303: Top gate material poly-Si304: Top gate oxide
701 : 1차 SEG901 : 증착된 CVD 산화막701: primary SEG901: deposited CVD oxide film
111 : 증착된 SiN 스페이서(spacer) 121 : 2차 SEG111: deposited SiN spacer 121: secondary SEG
131 : 접촉 금속(contact metal)181 : 금속 접촉131: contact metal 181: metal contact
161 : 셀(cell)의 DC 및 BC 형성을 위해 증착된 폴리-Si161: Poly-Si deposited for DC and BC formation of cells
이하 본 발명에 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다. 우선, 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일 한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 동일한 부호가 사용되고 있음에 유의해야 한다. 또한, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.Hereinafter, described in detail with reference to the accompanying drawings of the present invention. First, in adding reference numerals to the components of each drawing, it should be noted that the same reference numerals are used for the same components, even if displayed on different drawings. In addition, the detailed description is omitted if it is determined that the gist of the present invention may be unnecessarily obscured.
도1 은 본 발명의 바람직한 일 실시예에 따른 DRAM형성을 위한 박막 적층의 과정을 도시한 구조도로서, 벌크 실리콘(bulk Si, 101)위에 매몰 산화막(buried oxide, 102)을 형성하고, SOI 웨이퍼(103)상에 산화 공정에 의해 바텀 게이트 산화막(bottom gate oxide, 104)을 차례대로 형성한다. 바람직하게는, 그 후, 바텀 게이트 물질인 도프된(doped) 폴리-Si(poly-Si, 105)과 WSi(106)를 증착하며, 이 위에 CVD 산화막(107)을 증착하고, 그 막을 CMP(Chemical Mechanical Polishing)로 처리하여 본딩(bonding)에 유리하도록 한다. 상기 바텀 게이트 산화막의 두께는 2 - 8 nm이고 특히 바람직하게는 5 nm이며, 상기 폴리-Si의 두께는 바람직하게는 30 - 150 nm이고 특히 바람직하게는 50 nm이며, 상기 WSi의 두께는 바람직하게는 50 - 150 nm이고 특히 바람직하게는 70 nm이며, 상기 CVD 산화막은 바람직하게는 10 -1,000 nm의 두께로, 더욱 바람직하게는 300 nm의 두께로 증착된다.1 is a structural diagram illustrating a process of thin film stacking for DRAM formation according to an exemplary embodiment of the present invention, in which a buried oxide 102 is formed on a bulk silicon 101 and an SOI wafer ( A bottom gate oxide 104 is sequentially formed on the 103 by an oxidation process. Preferably, a bottom gate material is then deposited with doped poly-Si (poly-Si) 105 and WSi 106, and a CVD oxide film 107 is deposited thereon, and the film is deposited with CMP ( Chemical Mechanical Polishing) to favor bonding. The thickness of the bottom gate oxide film is 2-8 nm and particularly preferably 5 nm, the thickness of the poly-Si is preferably 30-150 nm and particularly preferably 50 nm, and the thickness of the WSi is preferably Is 50-150 nm and particularly preferably 70 nm, and the CVD oxide film is preferably deposited to a thickness of 10-1,000 nm, more preferably to a thickness of 300 nm.
그런 다음, 도 2와 같이 기계적인 지지용 핸들(handle) 웨이퍼(201)에 열산화막을 형성하고 이를 상기 도 1의 웨이퍼 상부에 접착한다. 이 때 공극 등이 형성되지 않도록 적절한 본딩 기계장치를 사용한다. 그리고, 원래의 SOI 웨이퍼 기판을 래핑(lapping) 장치를 이용하여 산화막 위에 기판이 적절히 남을 때까지 원 SOI 웨이퍼의 하부를 제거한다. 그 후, 습식 식각제를 이용하여 남은 기판의 Si와 매몰 산화막(SOI 웨이퍼의 산화막 부위(102)를 말한다)을 제거하여 단결정 Si 층(single crystal Si layer)이 드러나도록 한다. 바람직하게는 상기 단결정 Si층은 5-25 nm이고, 더욱 바람직하게는 10 nm이다.Then, as shown in FIG. 2, a thermal oxide film is formed on the mechanical support handle wafer 201 and adhered to the upper portion of the wafer of FIG. Appropriate bonding machinery is used to prevent voids from forming. The bottom of the original SOI wafer is removed using a lapping apparatus to wrap the original SOI wafer substrate until the substrate remains properly over the oxide film. Thereafter, the wet etching agent is used to remove the remaining substrate Si and the buried oxide film (referring to the oxide film portion 102 of the SOI wafer) to reveal a single crystal Si layer. Preferably the single crystal Si layer is 5-25 nm, more preferably 10 nm.
그런 다음, 도 3a와 같이 산화 공정에 의해 탑 게이트(top gate)용 게이트 산화막(304)을 형성하고, 순차적으로 탑 게이트 물질인 도프된 폴리-Si(303) 및 WSi(302)를 증착하고, SiN층(301)을 증착한다. 또는, 게이트 물질로 N+ 와 P+ 로 각각 도핑된 SiGe 층을 사용할 수도 있다. 그 후 상기 증착된 기판은 도 3b와 같이 사진 및 건식 식각 공정에 의하여 탑 게이트, 채널, 바텀 게이트의 측면을 모두 식각한다. 도 3과 같은 구조는 활성 영역을 정의하는 일반적인 사진 공정과 식각 공정을 진행하여 활성 영역이 형성된다. 상기 산화물의 두께는 바람직하게는 1 - 8 nm이고, 특히 바람직하게는 5 nm이다. 상기 도프된 폴리-Si의 두께는 바람직하게는 30 - 100 nm이고 특히 바람직하게는 50 nm이다. 상기 WSi의 두께는 바람직하게는 50 - 150 nm이고, 특히 바람직하게는 70 nm이다. 상기 SiN 층의 두께는 바람직하게는 30 - 250 nm이고, 특히 바람직하게는 100 nm이다.Then, as shown in FIG. 3A, a gate oxide film 304 for a top gate is formed by an oxidation process, and sequentially doped poly-Si 303 and WSi 302 which are top gate materials are deposited. SiN layer 301 is deposited. Alternatively, a SiGe layer doped with N + and P +, respectively, may be used as the gate material. Thereafter, the deposited substrate etches all sides of the top gate, the channel, and the bottom gate by a photolithography and a dry etching process as shown in FIG. 3B. 3, the active region is formed by performing a general photo process and an etching process defining the active region. The thickness of the oxide is preferably 1-8 nm, particularly preferably 5 nm. The thickness of the doped poly-Si is preferably 30-100 nm and particularly preferably 50 nm. The thickness of the WSi is preferably 50-150 nm, particularly preferably 70 nm. The thickness of the SiN layer is preferably 30-250 nm, particularly preferably 100 nm.
도 4는 종래의 DRAM 제조 공정에서 사용되는 활성 영역과 본 발명의 활성 영역을 나타내는 비교 평면 구조를 나타내는 것으로서, 점선은 종래의 활성 영역으로 타원 형태이고 본 발명에 의한 활성 영역은 길이 부분이 좀 더 줄어들고 중앙의 폭 대비 가장자리로 갈수록 더욱 빨리 폭이 줄어드는 것을 볼 수 있다. 이와 같은 구조로 형성하는 이유는 후속의 소스/드레인 정의용 SEG에서 인접한 활성 셀(cell) 끼리 단락되지 않도록 공정 윈도우(window)를 넓히는데 있다. 이러한 목적은 DC(Direct Contact)에서 DC 부위의 활성 영역의 폭을 BC(Buried Contact)에서 BC 부위의 활성 영역의 폭 보다 크게 하여 이룰 수 있고, 이로서 상기 1차로 성장된 SEG가 BC에서 BC 부위에서는 서로 닿지 않지만, DC에서 DC 부위에서는 서로 만나도록 진행이 되는 것이다. 도 5는 상기 도 3의 공정 중 식각이 이루어진 후의 박막 적층의 평면 구조도를 나타낸 것이다.Figure 4 shows a comparison planar structure showing the active region used in the conventional DRAM manufacturing process and the active region of the present invention, the dotted line is a conventional active region of the elliptical form, the active region according to the present invention is more length portion You can see that it shrinks faster as it goes to the edge of the center width. The reason for this structure is to widen the process window so that adjacent active cells are not shorted in subsequent source / drain definition SEGs. This purpose can be achieved by making the width of the active region of the DC portion in direct contact (DC) larger than the width of the active region of the BC region in BC (Buried Contact), so that the primary grown SEG is They do not touch each other, but at the DC site, DC proceeds to meet each other. FIG. 5 illustrates a planar structure diagram of a thin film stack after etching is performed in the process of FIG. 3.
그 후 도 6과 같이 산화 공정에 의해 게이트 재료와 채널을 산화시키면 게이트 재료의 산화율이 커진다. 이를 이용하여 적게 성장한 채널 Si 영역의 산화막이 제거될 정도로만 습식 식각을 진행시킨다. 그리고 상기 드러난 채널의 측벽을 시드(seed)로 하여, SEG(1차 SEG)(701)를 성장시키면 도 8과 같이 성장하게 되며,도 8은 도 7의 A-A' 절단면도 이기도 하다. 종래 DRAM에서 직접 접촉(DC, direct contact)이 형성되는 부위는 활성 영역의 폭이 크게 되어 서로 붙을 정도로 성장되며, 매몰 접촉(BC, buried contact)이 형성되는 부위는 서로 멀리 떨어져 있어 서로 단락되지 않는다. 예를 들어, 100 nm의 디자인 규칙 DRAM의 경우 70 nm 정도를 성장시킬 수 있다. 그러나, 성장에 있어서도 결정 방향에 따른 선호도를 갖도록 공정을 조절할 경우 그 이상의 성장도 가능하다. 그 후 도 9와 같이 SEG 아래 부분의 빈 공간을 채우기 위한 CVD 산화막(901) 증착 공정이 이루어지고, 도 10과 같이 후-식각(etch-back) 공정을 실시한다.Thereafter, when the gate material and the channel are oxidized by the oxidation process as shown in FIG. 6, the oxidation rate of the gate material increases. By using this, wet etching is performed only to remove the oxide layer of the less grown channel Si region. When the exposed sidewall of the channel is used as a seed, when the SEG (primary SEG) 701 is grown, it grows as shown in FIG. 8, and FIG. 8 is also a cross-sectional view taken along line A-A 'of FIG. 7. In the conventional DRAM, the areas where direct contact (DC) is formed are grown to the extent that the active regions become wider and stick together, and the areas where buried contact (BC) are formed are far apart from each other and are not shorted to each other. . For example, a 100 nm design rule DRAM can grow to about 70 nm. However, further growth is also possible if the process is adjusted to have a preference according to the crystallographic direction. Thereafter, as illustrated in FIG. 9, a CVD oxide film 901 deposition process is performed to fill an empty space under the SEG, and an etch-back process is performed as shown in FIG. 10.
이 후, 주변(peripheral) 영역에 NMOS 및 PMOS 용 소스/드레인을 완성하는 공정을 진행한다. 도 11에서 나타난 바와 같이, SiN 층을 증착하고, NMOS 주변 영역만 SiN 건식 식각에 의해 개방한 후 As+ 이온을 주입한다. 그 후 도 12에서 나타난 바와 같이 상기 드러난 SEG 층을 시드로 하여 다시 SEG(2차 SEG) 성장을 추가하여 후속되는 금속 접속(metal contact)에서의 랜딩(landing) 영역을 확장하고, 다시 이온 주입에 의해 상기 확장된 SEG 영역도 도핑시킨다. 그런 다음, CVD 산화물을 증착시키면, 도 13에 도시된 바와 같이 후속되는 접촉 금속이 넓은 윈도우(window)를 가지고 형성될 수 있다.Thereafter, a process of completing the source / drain for NMOS and PMOS in the peripheral region is performed. As shown in FIG. 11, the SiN layer is deposited, and only the region around the NMOS is opened by SiN dry etching, followed by implantation of As + ions. Then, as shown in FIG. 12, the exposed SEG layer is seeded to add SEG (secondary SEG) growth again to extend the landing area at the subsequent metal contact and again to ion implantation. Thereby doping the extended SEG region. Then, by depositing the CVD oxide, subsequent contact metals can be formed with wide windows, as shown in FIG.
그런 다음, 상기 주변의 PMOS 영역도 동일한 방법에 의해, 즉 개방, 이온주입, 2차 SEG, 다시 이온 주입, 및 최종 CVD 산화물 증착을 통하여 형성될 수 있다.The surrounding PMOS region can then also be formed by the same method, namely through opening, ion implantation, secondary SEG, ion implantation, and final CVD oxide deposition.
또한, 다른 방법으로는 2차 SEG를 실시하기 전 이온 주입을 하지 않고 NMOS 및 PMOS를 모두 개방하여 한번에 SEG를 성장시킨 후 각각 다시 개방하여 이온 주입을 실시하는 방법도 가능하다.Alternatively, the ion implantation may be performed by opening both the NMOS and the PMOS without growing the ion before performing the second SEG, growing the SEG at once, and then opening the ion again.
또한, 다른 방법으로는 2차의 SEG 성장을 실시하지 않고 소스/드레인 이온 주입만을 NMOS 및 PMOS에 각각 개방하여 실시하고, 접촉 식각 시에 서로 연결하는 방법을 사용할 수 있다.As another method, only source / drain ion implantation may be performed by respectively opening the NMOS and the PMOS without performing secondary SEG growth, and may be connected to each other at the time of contact etching.
또한, 다른 방법으로는 더미 게이트(dummy gate)를 형성하여 접촉용 패드 부위를 둘러싸게 한 후 폴리-Si 후 식각 또는 CMP 방법에 의해 폴리-Si이 남도록 한다.In another method, a dummy gate may be formed to surround the contact pad portion, and then poly-Si may be left by poly-Si etching or CMP.
상기 주변 CMOS의 소스/드레인의 형성 공정 후, 도 15와 같이 셀의 DC 및 BC를 형성하기 위해 자기-배열 접촉(Self-Aligned Contact, SAC)을 개방한다. 도 15는 도 14의 A-A' 절단면도를 나타낸 것이다. 그런 후, 도 16과 같이 상기 주변 CMOS 공정을 위해 증착된 SiN 및 CVD 산화막은 건식 식각에 의해 제거되고, SAC이 개방된 곳에서 접촉 플러그 용 이온 주입을 실시한 후, 폴리-Si을 증착하고, 후-식각 또는 CMP를 실시한다. 다만, 폴리-Si 대신 SEG로 성장함으로서 후속의 후-식각 공정을 생략할 수 있다.After the source / drain formation process of the surrounding CMOS, as shown in FIG. 15, a self-aligned contact (SAC) is opened to form DC and BC of the cell. 15 is a cross-sectional view taken along the line A-A 'of FIG. Then, as shown in FIG. 16, the SiN and CVD oxide films deposited for the surrounding CMOS process are removed by dry etching, and after the SAC is opened, ion implantation for the contact plug is performed, and then poly-Si is deposited. -Perform etching or CMP. However, by growing to SEG instead of poly-Si, the subsequent post-etch process can be omitted.
그런 다음, 금속 접촉(metal contact) 공정이 진행된다. DRAM의 특성상 게이트 및 활성 영역용 소스/드레인 접촉을 동시에 형성한다. 이 때, 더블 게이트의 탑 · 바텀 게이트가 동시에 금속에 연결되도록 하여야 하는데, 이는 도 17 및 도 18에 도시된 바와 같이, 게이트용 접촉이 될 부분이 분리된 구조로 이루어짐으로서 달성될 수 있다. 즉, 도 17의 원 안의 부분에서와 같이 종래의 방법에 의해서는 연결되어 있는 부분을 분리되도록 하면, 도 18과 같이 접촉(181)이 형성되어 후속되는 접촉 충전용 금속이 바텀 게이트 및 탑 게이트를 동시에 연결시키고 활성 영역의 소스/드레인 부분도 같은 공정으로 연결할 수 있다.The metal contact process then proceeds. Due to the characteristics of the DRAM, the source and drain contacts for the gate and the active region are simultaneously formed. At this time, the top gate and the bottom gate of the double gate should be connected to the metal at the same time. This can be achieved by forming a structure in which portions to be contacted for the gate are separated as shown in FIGS. 17 and 18. That is, when the parts connected to each other are separated by the conventional method as in the circled portion of FIG. 17, the contact 181 is formed as shown in FIG. At the same time, the source / drain portions of the active region can be connected in the same process.
도 19 및 도 20은 탑 게이트와 바텀 게이트가 동시에 하나의 접촉에 의해 연결하는 다른 방법으로서, 도 19 및 도 20과 같이, 게이트 라인은 종래의 DRAM에서와 같이 형성하고 적당한 단계, 예를 들어 게이트 스페이서(spacer) 식각 후 등에서 게이트 접촉을 개방하여 탑 게이트만을 이방성 식각을 하면 원래의 접촉 식각 공정에서 탑 게이트 및 바텀 게이트가 동시에 하나의 접촉에 의해 연결될 수 있다.19 and 20 illustrate another method in which the top gate and the bottom gate are simultaneously connected by one contact. As shown in FIGS. 19 and 20, the gate line is formed as in a conventional DRAM and a suitable step, for example, a gate When the gate contact is opened after the spacer is etched, and only the top gate is anisotropically etched, the top gate and the bottom gate may be simultaneously connected by one contact in the original contact etching process.
상기의 방법에 의하여 제조되는 반도체 SSDG MOSFET를 이용한 반도체 DRAM은 기존의 평면형 MOS 트랜지스터와 동일한 배열 상에서 구현될 수 있도록 하나의 셀에 2개의 트랜지스터가 있어서 즉, 한 개의 빗 라인(bit line)이 두 개의 워드 라인(word line)에 전하를 넣는 방식으로 활성층이 게이트에 의해 부분적으로 정의되는 구조가 된다.The semiconductor DRAM using the semiconductor SSDG MOSFET manufactured by the above method has two transistors in one cell, that is, one bit line has two bit lines so that the semiconductor DRAM can be implemented in the same arrangement as a conventional planar MOS transistor. The active layer is partially defined by the gate in such a way as to charge the word line.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the technical field of the present invention without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
상술한 바와 같이 본 발명의 실시예에 따른 탑 게이트와 바텀 게이트가 동시에 하나의 접촉에 의해 연결됨으로서 종래의 MOS 트랜지스터가 가지는 DIBL, 채널저항, 게이트 저항, 접합 약화 전류(junction leakage current)문제를 해결하는 효과가 있다. 또한, 우물(well)을 형성하는 공정이 생략될 수 있어 이를 위한 사진 및 이온 주입 공정을 생략할 수 있다. 또한, 기존의 DRAM 제조를 위한 마스크를 바바꾸지 않고도 적용할 수 있다.As described above, the top gate and the bottom gate according to the embodiment of the present invention are connected by one contact at the same time, thereby solving the problems of DIBL, channel resistance, gate resistance, and junction leakage current of the conventional MOS transistor. It is effective. In addition, a process of forming a well may be omitted, and thus a photo and ion implantation process may be omitted. In addition, it can be applied without changing the mask for the existing DRAM manufacturing.
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