KR20030082136A - Flash memory device having metal electrode and method for fabricating the same - Google Patents
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- 229910052751 metal Inorganic materials 0.000 title claims abstract description 27
- 239000002184 metal Substances 0.000 title claims abstract description 27
- 238000000034 method Methods 0.000 title claims description 37
- 239000010410 layer Substances 0.000 claims abstract description 86
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 70
- 229920005591 polysilicon Polymers 0.000 claims abstract description 70
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 34
- 239000010937 tungsten Substances 0.000 claims abstract description 34
- 238000006243 chemical reaction Methods 0.000 claims abstract description 26
- 230000004888 barrier function Effects 0.000 claims abstract description 19
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 19
- 239000011229 interlayer Substances 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000002955 isolation Methods 0.000 claims abstract description 11
- -1 tungsten nitride Chemical class 0.000 claims description 15
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 6
- 239000007769 metal material Substances 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 6
- 229910021342 tungsten silicide Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
Description
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 메탈 전극을 갖는 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a nonvolatile memory device and a method for manufacturing the same, and more particularly, to a flash memory device having a metal electrode and a method for manufacturing the same.
반도체 메모리 소자들 중에서 플래시 메모리 소자는 전원이 공급되지 않을지라도 메모리 셀에 저장된 정보가 소멸되지 않는 특성을 갖는다. 따라서 컴퓨터에 사용되는 메모리 카드 등에 널리 사용되고 있다. 플래시 메모리 소자의 단위 셀로서 플로팅 게이트용 도전막과 컨트롤 게이트용 도전막이 차례로 적층된 구조를 갖는 메모리 셀이 널리 채택되고 있다.Among the semiconductor memory devices, the flash memory device does not lose information stored in the memory cell even when power is not supplied. Therefore, it is widely used in memory cards used in computers. As a unit cell of a flash memory device, a memory cell having a structure in which a floating gate conductive film and a control gate conductive film are stacked in this order is widely adopted.
상기 플로팅 게이트용 도전막과 컨트롤 게이트용 도전막으로서 폴리실리콘막이 널리 사용되며, 특히 컨트롤 게이트용 도전막으로서 폴리실리콘막과 텅스텐 실리사이드막의 이층 구조가 주로 사용되고 있다. 그러나 플래시 메모리 소자의 집적도가 증가함에 따라 폴리실리콘막/텅스텐 실리사이드막 구조에서의 저항이 매우 높아진다는 문제가 있다. 일반적으로 폴리실리콘막과 텅스텐 실리사이드막을 순차적으로 형성한 후에, 저항 감소를 위한 열처리 공정이 수반될 수 있는데, 플래시 메모리 소자의 집적도 증가에 의한 게이트 폭이 작아짐에 따라 상기 열처리에 의한 텅스텐 실리사이드막 내의 그레인 크기 증가가 한계를 나타내며, 이에 따라 저항 감소 효과가 나타나지 않는 것이다.As the floating gate conductive film and the control gate conductive film, a polysilicon film is widely used, and in particular, a two-layer structure of a polysilicon film and a tungsten silicide film is mainly used as the control gate conductive film. However, there is a problem that the resistance in the polysilicon film / tungsten silicide film structure becomes very high as the degree of integration of the flash memory device increases. In general, after the polysilicon film and the tungsten silicide film are sequentially formed, a heat treatment process for reducing the resistance may be involved. As the gate width decreases due to the increase in the degree of integration of the flash memory device, the grains in the tungsten silicide film due to the heat treatment are reduced. The increase in size represents a limit, and therefore, there is no effect of reducing the resistance.
도 1은 종래의 플래시 메모리 소자에서의 게이트 폭에 따른 저항을 나타내 보인 그래프이다. 측정된 플래시 메모리 소자의 컨트롤 게이트 구조는 폴리실리콘막과 1000Å 두께의 텅스텐 실리사이드막이 순차적으로 적층된 구조이다.1 is a graph showing a resistance according to a gate width in a conventional flash memory device. The measured control gate structure of the flash memory device is a structure in which a polysilicon film and a tungsten silicide film having a thickness of 1000 Å are sequentially stacked.
도 1에 도시된 바와 같이, 게이트 폭이 일정 크기 이상인 경우 게이트 폭이 적어지더라도 저항값의 크기 증가율은 높지 않다. 그러나 게이트 폭이 일정 크기 이하로 더 작아질 경우 저항값의 크기 증가율은 급격히 높아진다.As shown in FIG. 1, when the gate width is greater than or equal to a certain size, the increase rate of the resistance value is not high even if the gate width becomes smaller. However, when the gate width becomes smaller than a certain size, the rate of increase in resistance increases rapidly.
결론적으로 게이트 폭이 감소함에 따른 저항값의 증가 문제를 해결하기 위해서는 비저항이 낮은 메탈 물질을 사용하여 게이트 전극을 형성할 것이 요구되고 있다. 그러나 폴리실리콘막과 메탈 물질막을 인접하게 적층할 경우 폴리실리콘막과 메탈 물질막 사이에 원하지 않은 반응이 발생하여 소자의 안정성을 저하시킨다는 문제가 있다.In conclusion, in order to solve the problem of increasing the resistance value as the gate width decreases, it is required to form the gate electrode using a metal material having a low specific resistance. However, when the polysilicon film and the metal material film are stacked adjacent to each other, an unwanted reaction occurs between the polysilicon film and the metal material film, thereby lowering the stability of the device.
본 발명이 이루고자 하는 기술적 과제는, 게이트 폭이 감소하더라도 저항값의 크기 증가율이 낮도록 메탈 전극을 갖는 플래시 메모리 소자를 제공하는 것이다.An object of the present invention is to provide a flash memory device having a metal electrode so that the rate of increase in resistance value is low even if the gate width is reduced.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 메탈 전극을 갖는 플래시 메모리 소자를 제조하는 방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing a flash memory device having the metal electrode.
도 1은 종래의 플래시 메모리 소자에서의 게이트 폭에 따른 저항을 나타내 보인 그래프이다.1 is a graph showing a resistance according to a gate width in a conventional flash memory device.
도 2a 및 도 2b는 본 발명에 따른 플래시 메모리 소자를 상호 수직인 다른 방향에서 절단하여 나타내 보인 단면도들이다.2A and 2B are cross-sectional views illustrating the flash memory device according to the present invention cut in different directions perpendicular to each other.
도 3은 본 발명에 따른 플래시 메모리 소자에서의 게이트 폭에 따른 저항을 나타내 보인 그래프이다.3 is a graph showing a resistance according to a gate width in a flash memory device according to the present invention.
도 4a 내지 도 7a 및 도 4b 내지 도 7b는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위하여 상호 수직인 다른 방향에서 절단하여 나타내 보인 단면도들이다.4A to 7A and 4B to 7B are cross-sectional views cut along different vertical directions to explain a method of manufacturing a flash memory device according to the present invention.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 플래시 메모리 소자는, 소자 분리막을 갖는 반도체 기판; 상기 반도체 기판 위의 터널 산화막; 상기 터널 산화막 위의 플로팅 게이트용 제1 폴리실리콘막 패턴; 상기 플로팅 게이트용 제1 폴리실리콘막 패턴 위의 층간 절연막; 상기 층간 절연막 위의 컨트롤 게이트용 제2 폴리실리콘막 패턴; 상기 컨트롤 게이트용 제2 폴리실리콘막 패턴 위의 반응 장벽층 패턴; 및 상기 반응 장벽층 패턴 위의 금속 전극막 패턴을 구비하는 것을 특징으로 한다.In order to achieve the above technical problem, a flash memory device according to the present invention, a semiconductor substrate having an element isolation film; A tunnel oxide film on the semiconductor substrate; A first polysilicon layer pattern for the floating gate on the tunnel oxide layer; An interlayer insulating film on the first polysilicon film pattern for the floating gate; A second polysilicon film pattern for a control gate on the interlayer insulating film; A reaction barrier layer pattern on the second polysilicon layer pattern for the control gate; And a metal electrode film pattern on the reaction barrier layer pattern.
상기 컨트롤 게이트용 제2 폴리실리콘막 패턴의 상부 표면은 평탄화된 표면인 것이 바람직하다.The upper surface of the second polysilicon layer pattern for the control gate is preferably a planarized surface.
상기 반응 장벽층 패턴은 텅스텐 나이트라이드막 패턴인 것이 바람직하다.The reaction barrier layer pattern is preferably a tungsten nitride film pattern.
상기 금속 전극막 패턴은 텅스텐막 패턴인 것이 바람직하다.The metal electrode film pattern is preferably a tungsten film pattern.
상기 금속 전극막 패턴은 실리콘과의 선택적 산화 공정이 가능한 금속 물질로 이루어진 것이 바람직하다.The metal electrode film pattern is preferably made of a metal material capable of a selective oxidation process with silicon.
상기 금속 전극막 패턴 위의 캡층 패턴을 더 구비하는 것이 바람직하다.It is preferable to further provide the cap layer pattern on the said metal electrode film pattern.
상기 플로팅 게이트용 제1 폴리실리콘막 패턴 및 컨트롤 게이트용 제2 폴리실리콘막 패턴의 측면에 형성된 산화막을 더 구비하는 것이 바람직하다.It is preferable to further include an oxide film formed on the side surfaces of the first polysilicon film pattern for the floating gate and the second polysilicon film pattern for the control gate.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 플래시 메모리 소자의 제조 방법은, 소자 분리막을 갖는 반도체 기판 위에 터널 산화막을 형성하는 단계; 상기 터널 산화막 위에 플로팅 게이트용 제1 폴리실리콘막 패턴을 형성하는 단계; 상기 플로팅 게이트용 제1 폴리실리콘막 패턴 위에 층간 절연막을 형성하는 단계: 상기 층간 절연막 및 소자 분리막 위에 컨트롤 게이트용 제2 폴리실리콘막을 형성하는 단계: 상기 컨트롤 게이트용 제2 폴리실리콘막 패턴의 상부를 평탄화시키는 단계; 상기 컨트롤 게이트용 제2 폴리실리콘막 패턴 위에 반응 장벽층, 금속 전극막 및 캡층을 순차적으로 형성하는 단계; 및 식각 공정을 수행하여 상기 캡층, 금속 전극막, 반응 장벽층, 컨트롤 게이트용 제2 폴리실리콘막 패턴, 층간 절연막 및 플로팅 게이트용 제1 폴리실리콘막 패턴을 순차적으로 식각하여 패터닝하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a method of manufacturing a flash memory device according to the present invention, forming a tunnel oxide film on a semiconductor substrate having a device isolation film; Forming a first polysilicon layer pattern for the floating gate on the tunnel oxide layer; Forming an interlayer insulating film on the first polysilicon film pattern for the floating gate: forming a second polysilicon film for the control gate on the interlayer insulating film and the device isolation layer: forming an upper portion of the second polysilicon film pattern for the control gate Planarizing; Sequentially forming a reaction barrier layer, a metal electrode layer, and a cap layer on the second polysilicon layer pattern for the control gate; And sequentially etching and patterning the cap layer, the metal electrode layer, the reaction barrier layer, the second polysilicon layer pattern for the control gate, the interlayer insulating layer, and the first polysilicon layer pattern for the floating gate by performing an etching process. It is characterized by.
상기 평탄화는 화학적 기계적 폴리싱 방법을 사용하여 수행하는 것이 바람직하다.The planarization is preferably carried out using a chemical mechanical polishing method.
상기 반응 장벽층은 텅스텐 나이트라이드막을 사용하여 형성하는 것이 바람직하다.The reaction barrier layer is preferably formed using a tungsten nitride film.
상기 금속 전극막은 텅스텐막을 사용하여 형성하는 것이 바람직하다.The metal electrode film is preferably formed using a tungsten film.
상기 식각 공정은 건식 식각 공정을 수행하는 것이 바람직하다. 이 경우 상기 건식 식각 공정 후에 선택적 산화 공정을 수행하는 것이 바람직하다.The etching process is preferably performed a dry etching process. In this case, it is preferable to perform a selective oxidation process after the dry etching process.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.
도 2a 및 도 2b는 본 발명에 따른 플래시 메모리 소자를 상호 수직인 다른 방향에서 절단하여 나타내 보인 단면도들이다.2A and 2B are cross-sectional views illustrating the flash memory device according to the present invention cut in different directions perpendicular to each other.
도 2a 및 도 2b를 참조하면, 소자 분리막(202)에 의해 액티브 영역과 필드 영역이 한정된 반도체 기판(200) 위에 터널 산화막(204)이 배치된다. 터널 산화막(204) 위에는 플로팅 게이트용 도전막 패턴, 예컨대 제1 폴리실리콘막 패턴(206)이 배치된다. 제1 폴리실리콘막 패턴(206) 위에는 층간 절연막(208) 및 컨트롤 게이트용 도전막 패턴, 예컨대 제2 폴리실리콘막 패턴(210)이 순차적으로 적층된다. 제1 폴리실리콘막 패턴(206) 및 제2 폴리실리콘막 패턴(210)의 측면에는 산화막(212)이 배치된다.2A and 2B, the tunnel oxide layer 204 is disposed on the semiconductor substrate 200 where the active region and the field region are defined by the device isolation layer 202. On the tunnel oxide film 204, a conductive film pattern for a floating gate, for example, a first polysilicon film pattern 206 is disposed. On the first polysilicon film pattern 206, an interlayer insulating film 208 and a control film pattern for a control gate, for example, a second polysilicon film pattern 210 are sequentially stacked. An oxide film 212 is disposed on side surfaces of the first polysilicon film pattern 206 and the second polysilicon film pattern 210.
제2 폴리실리콘막 패턴(210) 위에는 반응 장벽(reaction barrier)층, 예컨대 텅스텐 나이트라이드(WN)막 패턴(214)이 형성된다. 이 반응 장벽층은 제2 폴리실리콘막 패턴(210)과 금속 전극막 패턴 사이의 원치 않는 반응, 예컨대 실리사이드 반응을 억제하기 위한 것이므로, 상대적으로 얇은 두께를 갖더라도 무방하다. 단지 상대적으로 얇은 두께의 텅스텐 나이트라이드막 패턴(214)의 적층을 위하여, 제2 폴리실리콘막 패턴(210)의 상부 표면은 평탄화되어 있는 것이 바람직하다. 텅스텐 나이트라이드막 패턴(214) 위에는 금속 전극막 패턴, 예컨대 텅스텐(W)막 패턴(216)이 형성된다. 제2 폴리실리콘막 패턴(210)과 텅스텐막 패턴(216) 사이에는 반응 장벽층으로서의 텅스텐 나이트라이드막 패턴(214)이 배치되므로, 열처리가 가해지더라도 제2 폴리실리콘막 패턴(210)과 텅스텐막 패턴(216) 사이의 반응이 억제되어 원치 않는 반응에 의한 저항 증가 요인을 제거할 수 있다. 상기 금속 전극막 패턴으로는, 텅스텐막 패턴(216) 이외에도, 몰리브데늄(Mo)막 패턴과 같이 실리콘에 대한 선택적 산화 공정이 가능한 금속 물질막 패턴을 사용할 수 있다. 텅스텐막 패턴(216) 위에는 캡층(218)이 형성된다.A reaction barrier layer, such as a tungsten nitride (WN) film pattern 214, is formed on the second polysilicon film pattern 210. This reaction barrier layer is intended to suppress unwanted reactions, such as silicide reactions, between the second polysilicon film pattern 210 and the metal electrode film pattern, and thus may have a relatively thin thickness. In order to stack only a relatively thin thickness of the tungsten nitride film pattern 214, the upper surface of the second polysilicon film pattern 210 is preferably flattened. A metal electrode film pattern, for example, a tungsten (W) film pattern 216, is formed on the tungsten nitride film pattern 214. Since the tungsten nitride film pattern 214 as the reaction barrier layer is disposed between the second polysilicon film pattern 210 and the tungsten film pattern 216, the second polysilicon film pattern 210 and the tungsten film may be subjected to heat treatment. The reaction between the patterns 216 can be suppressed to eliminate the factor of resistance increase caused by unwanted reactions. As the metal electrode film pattern, in addition to the tungsten film pattern 216, a metal material film pattern capable of a selective oxidation process for silicon, such as a molybdenum (Mo) film pattern, may be used. A cap layer 218 is formed on the tungsten film pattern 216.
도 3은 본 발명에 따른 플래시 메모리 소자에서의 게이트 폭에 따른 저항을 나타내 보인 그래프이다. 측정된 본 발명에 따른 플래시 메모리 소자의 컨트롤 게이트 구조는 폴리실리콘막과 50Å 두께의 텅스텐 나이트라이드막 패턴과, 그리고 500Å 두께의 텅스텐막 패턴이 순차적으로 적층된 구조이다.3 is a graph showing a resistance according to a gate width in a flash memory device according to the present invention. The measured control gate structure of the flash memory device according to the present invention is a structure in which a polysilicon film, a 50 mW thick tungsten nitride film pattern, and a 500 mW thick tungsten film pattern are sequentially stacked.
도 3에 도시된 바와 같이, 본 발명에 따른 플래시 메모리 소자의 경우, 게이트 폭이 0.1㎛에 가깝게 감소되더라도 최대 저항값이 대략 7Ω/square 정도인 것을 알 수 있다. 즉 비저항이 낮은 텅스텐막 패턴을 금속 전극막으로 사용하면서, 동시에 텅스텐막과 폴리실리콘막 사이에 텅스텐 나이트라이드막 패턴을 배치시킴으로써 저항이 높은 텅스텐 실리사이드막의 생성을 억제시킬 수 있으며, 이에 따라 게이트 폭이 감소되더라도 저항값의 절대값 및 증가율이 종래의 경우에 비하여 매우 낮다는 것을 알 수 있다.As shown in FIG. 3, it can be seen that in the case of the flash memory device according to the present invention, the maximum resistance value is about 7 μs / square even when the gate width is reduced to about 0.1 μm. That is, by using a tungsten film pattern having a low specific resistance as the metal electrode film and simultaneously placing a tungsten nitride film pattern between the tungsten film and the polysilicon film, the generation of a high resistance tungsten silicide film can be suppressed, and thus the gate width is increased. Even if it decreases, it can be seen that the absolute value and the increase rate of the resistance value are very low compared with the conventional case.
도 4a 내지 도 7a 및 도 4b 내지 도 7b는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위하여 상호 수직인 다른 방향에서 절단하여 나타내 보인 단면도들이다.4A to 7A and 4B to 7B are cross-sectional views cut along different vertical directions to explain a method of manufacturing a flash memory device according to the present invention.
먼저 도 4a 및 도 4b를 참조하면, 실리콘 기판과 같은 반도체 기판(200)에 소자 분리막(202)을 형성하여 액티브 영역과 필드 영역을 한정한다. 소자 분리막(202)은 통상의 로코스(LOCOS) 산화막이다. 반도체 기판(200)의 액티브 영역 위에는 터널 산화막(204)을 형성한다. 터널 산화막(204) 위에는 플로팅 게이트 도전막 패턴, 예컨대 제1 폴리실리콘막 패턴(206)을 형성한다. 제1 폴리실리콘막 패턴(206)은 소자 분리막(202)의 표면을 노출시킨다.First, referring to FIGS. 4A and 4B, an isolation layer 202 is formed on a semiconductor substrate 200 such as a silicon substrate to define an active region and a field region. The device isolation film 202 is a conventional LOCOS oxide film. A tunnel oxide film 204 is formed over the active region of the semiconductor substrate 200. A floating gate conductive layer pattern, for example, a first polysilicon layer pattern 206 is formed on the tunnel oxide layer 204. The first polysilicon layer pattern 206 exposes the surface of the isolation layer 202.
다음에 도 5a 및 도 5b를 참조하면, 제1 폴리실리콘막 패턴(206) 위에 층간 절연막(208)을 형성하고, 층간 절연막(207) 위에는 제2 폴리실리콘막(209)을 형성한다. 이때 제1 폴리실리콘막 패턴(206)의 형상으로 인하여 제2 폴리실리콘막(209)의 상부 표면 형상은 굴곡을 갖게 된다.Next, referring to FIGS. 5A and 5B, an interlayer insulating film 208 is formed on the first polysilicon film pattern 206, and a second polysilicon film 209 is formed on the interlayer insulating film 207. At this time, the upper surface shape of the second polysilicon film 209 is curved due to the shape of the first polysilicon film pattern 206.
다음에 도 6a 및 도 6b를 참조하면, 제2 폴리실리콘막(209)의 상부 표면을 평탄화시킨다. 상기 평탄화는 화학적 기계적 폴리싱(CMP; Chemical Mechanical Polishing)법을 사용하여 수행할 수 있다.6A and 6B, the upper surface of the second polysilicon film 209 is planarized. The planarization may be performed using a chemical mechanical polishing (CMP) method.
다음에 도 7a 및 도 7b를 참조하면, 평탄화된 상부 표면을 갖는 제2 폴리실리콘막(209) 위에 반응 장벽층으로서의 텅스텐 나이트라이드막(213)을 형성한다. 제2 폴리실리콘막(209) 표면이 평탄화되었으므로 텅스텐 나이트라이드막(213)이 비록 얇은 두께를 갖더라도 제2 폴리실리콘막(209) 표면 위에 양호한 프로파일을 가지면서 적층된다. 다음에 텅스텐 나이트라이드막(213) 위에 금속 전극층으로서의 텅스텐막(215)과 캡층(217)을 순차적으로 형성한다.7A and 7B, a tungsten nitride film 213 as a reaction barrier layer is formed on the second polysilicon film 209 having the planarized top surface. Since the surface of the second polysilicon film 209 is planarized, the tungsten nitride film 213 is deposited with a good profile on the surface of the second polysilicon film 209 even though it has a thin thickness. Next, a tungsten film 215 and a cap layer 217 as metal electrode layers are sequentially formed on the tungsten nitride film 213.
다음에 소정의 마스크막 패턴을 이용한 식각 공정을 수행하여 캡층(217), 텅스텐막(215), 텅스텐 나이트라이드막(213), 제2 폴리실리콘막(209), 층간 절연막(208) 및 제1 폴리실리콘막 패턴(206)을 순차적으로 식각한다. 상기 식각 공정은 건식 식각 공정을 사용하여 수행할 수 있다. 그러면, 도 2a 및 도 2b에 도시된 바와 같이, 제1 폴리실리콘막 패턴(206), 층간 절연막 패턴(208), 제2 폴리실리콘막 패턴(210), 텅스텐 나이트라이드막 패턴(214), 텅스텐막 패턴(216) 및 캡층 패턴(218)이 순차적으로 적층된 게이트 구조가 만들어진다. 다음에 선택적 산화 공정을 수행하여 반도체 기판(200)의 노출 표면, 제1 폴리실리콘막 패턴(206)의 측면 및 제2 폴리실리콘막 패턴(210)의 측면에 산화막(212)을 형성한다. 이 선택적 산화 공정을 수행함으로써 상기 건식 식각 공정에 의한 데미지(damage)를 큐어링(curing)할 수 있다.Next, an etching process using a predetermined mask layer pattern is performed to form a cap layer 217, a tungsten layer 215, a tungsten nitride layer 213, a second polysilicon layer 209, an interlayer insulating layer 208, and a first layer. The polysilicon film pattern 206 is sequentially etched. The etching process may be performed using a dry etching process. Then, as shown in FIGS. 2A and 2B, the first polysilicon film pattern 206, the interlayer insulation film pattern 208, the second polysilicon film pattern 210, the tungsten nitride film pattern 214, and tungsten A gate structure in which the film pattern 216 and the cap layer pattern 218 are sequentially stacked is formed. Next, an oxide film 212 is formed on the exposed surface of the semiconductor substrate 200, the side surface of the first polysilicon film pattern 206, and the side surface of the second polysilicon film pattern 210 by performing a selective oxidation process. By performing this selective oxidation process, the damage caused by the dry etching process can be cured.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.
이상의 설명에서와 같이, 본 발명에 따른 플래시 메모리 소자 및 그 제조 방법에 의하면, 텅스텐막과 같은 금속막을 게이트 전극으로 사용하므로 저항을 감소시켜 소자의 전기적 특성을 향상시킬 수 있으며, 특히 텅스텐막과 게이트용 폴리실리콘막 사이의 반응 장벽층으로서의 텅스텐 나이트라이드막을 얇은 두께로 형성하여 텅스텐막과 폴리실리콘막 사이의 반응을 억제시킴으로써 소자의 안정성을 향상시킬 수 있다는 이점을 제공한다.As described above, according to the flash memory device and the manufacturing method thereof according to the present invention, since a metal film such as a tungsten film is used as the gate electrode, the resistance of the device can be reduced, thereby improving the electrical characteristics of the device. The thickness of the tungsten nitride film as a reaction barrier layer between the polysilicon films for forming a thin thickness provides an advantage that the stability of the device can be improved by suppressing the reaction between the tungsten film and the polysilicon film.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020020712A KR20030082136A (en) | 2002-04-16 | 2002-04-16 | Flash memory device having metal electrode and method for fabricating the same |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020020020712A KR20030082136A (en) | 2002-04-16 | 2002-04-16 | Flash memory device having metal electrode and method for fabricating the same |
Publications (1)
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|---|---|
| KR20030082136A true KR20030082136A (en) | 2003-10-22 |
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| KR1020020020712A KR20030082136A (en) | 2002-04-16 | 2002-04-16 | Flash memory device having metal electrode and method for fabricating the same |
Country Status (1)
| Country | Link |
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| KR (1) | KR20030082136A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100739954B1 (en) * | 2005-05-27 | 2007-07-16 | 주식회사 하이닉스반도체 | Method for forming gate electrode of flash memory device |
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