KR20030067761A - Data up/down speed control unit using programmable logic device - Google Patents
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Abstract
Description
본 발명은 피엘디를 이용한 데이터 상향 및 하향 속도 제어 장치에 관한 것으로, 더욱 구체적으로 설명하면, 피엘디를 사용하여 네트워크의 백본(Backbone)의 상황에 따라 데이터의 상향 및 하향 속도를 원격으로 제어할 수 있는 상향 및 하향 속도 제어 장치에 관한 것이다.The present invention relates to a data up and down speed control apparatus using PDL, and more specifically, to control the up and down speed of data remotely according to the situation of the backbone of the network using PDL. And an upward and downward speed control device.
종래에는 네트워크 백본을 통한 데이터 통신시에 데이터의 통신량이 많아지면, 네트워크의 과도한 폭주로 인해 트래픽잼(Traffic Jam)이 발생하여도 이를 제어할 수 없는 실정이었다.Conventionally, when data communication volume increases during data communication through a network backbone, even if a traffic jam occurs due to excessive congestion of the network, this situation cannot be controlled.
또한, 이러한 데이터통신 상황을 감시하여 제어를 하기 위한 감시 및 제어장치를 개발하려 해도 부품 원가 및 이를 시뮬레이션 및 검증하는데 시간이 너무 걸리게 되고, 이는 제품으로 만들어져 판매시에도 그 인건비 및 재료 비용이 많이 들게 되며, 이는 구매자에게 구매비용의 부담을 초래할 수 있게 되는 문제점을 가지고 있다.In addition, even when developing a monitoring and control device for monitoring and controlling the data communication situation, it takes too much time to simulate and verify the cost of parts and the cost of labor and materials even when the product is made and sold. This is a problem that can lead to the burden of the purchase cost to the buyer.
아울러, 기존의 아이씨 등의 회로소자를 이용하게 되면, 회로의 변경을 요할시에 피씨비상의 패턴이 바뀌어야 하므로 개발자으 개발의욕을 저하시키게 되는 문제점을 가지고 있다.In addition, when using the existing circuit elements such as IC, there is a problem that the developer's desire to develop is lowered because the pattern of the PC emergency should be changed when the circuit needs to be changed.
따라서, 이러한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 네트워크 백본의 여러가지 상황에 따라 원격으로 속도를 제한할 수 있는 장치를제공하는데 있다.Accordingly, an object of the present invention is to provide an apparatus capable of remotely limiting speed according to various situations of a network backbone.
본 발명의 다른 목적은 피씨비(PCB : Printed Circuit Board)의 사이즈에 크게 구애받지 않고, 다수 가입자의 사용자모뎀의 상향 및 하향 속도를 감시 및 제어할 수 있는 장치를 제공하는데 있다.Another object of the present invention is to provide a device capable of monitoring and controlling the up and down speed of the user modem of a plurality of subscribers, regardless of the size of the printed circuit board (PCB).
도 1은 본 발명에 따른 피엘디의 구성도이고,1 is a block diagram of a PDL in accordance with the present invention,
도 2는 본 발명에 따른 피엘디의 감시 및 제어 데이터의 구성도이고,2 is a block diagram of PDL monitor and control data according to the present invention,
도 3은 본 발명에 따른 피엘디의 내부 디코더(DECODE)를 설계하기 위한 VHDL 설계흐름도이며,3 is a VHDL design flow diagram for designing an internal decoder (DECODE) of the PDL according to the present invention,
도 4는 본 발명에 따른 피엘디의 내부 멀티플렉서(MULTIPLEXER)를 설계하기 위한 VHDL 설계흐름도이다.4 is a VHDL design flow chart for designing a PULDI internal multiplexer (MULTIPLEXER) according to the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10 : 어드레스디코더12 : 리셋버퍼10: address decoder 12: reset buffer
14 : 디지털모뎀부16 : 리셋신호14 digital modem 16 reset signal
18 : 속도제어부 20 : 멀티플렉서18: speed control unit 20: multiplexer
본 발명은 피엘디를 이용한 데이터 상향 및 하향 속도 제어 장치에 관한 것으로서, 가입자의 컴퓨터로 부터 네트워크를 통해 데이터를 송수신이 가능하도록 네트워크를 접속하는 디지털모뎀부와, 어드레스(Address) 및 데이터(Data)를 송수신 제어하는 중앙처리장치에 있어서, 상기 중앙처리장치로 부터 상기 하나 이상의 디지털모뎀부 중에 특정 디지털모뎀부에 접근하기 위한 어드레스가 입력되면 이를 조합하여 상기 특정 디지털모뎀부를 선택하기 위한 선택신호를 출력하는 어드레스디코더와; 상기 어드레스디코더로 부터 상기 선택신호를 입력받으면, 상기 중앙처리장치로 부터 상기 디지털모뎀부의 상향 및 하향 비트데이터와 대칭/비대칭 비트데이터로 이루어진 모뎀속도데이터를 상기 선택신호에 의해 선택된 특정 디지털모뎀부의 포트로 전송하는 속도제어부; 및 상기 중앙처리장치 부터 리드신호(Read Signal) 및 상기 특정 디지털모뎀부의 어드레스를 입력받으면 상기 디지털모뎀부의 포트를 통해 상기 모뎀속도데이터를 상기 중앙처리장치로 전송하는 멀티플렉서;를 포함하여 구성되는 것을 특징으로 한다.The present invention relates to a data up and down speed control apparatus using a PDL, a digital modem unit for connecting the network to enable the transmission and reception of data from the subscriber's computer through the network, the address (Address) and data (Data) In the central processing unit for transmitting and receiving control, if the address for accessing a specific digital modem unit from among the one or more digital modem unit from the central processing unit is combined to output a selection signal for selecting the specific digital modem unit An address decoder; Upon receiving the selection signal from the address decoder, the modem speed data comprising uplink and downlink bit data and symmetrical / asymmetrical bit data from the digital modem unit is selected by the selection signal from the central processing unit. Speed control unit for transmitting to; And a multiplexer for transmitting the modem speed data to the central processing unit through the port of the digital modem unit when the read signal and the address of the specific digital modem unit are received from the central processing unit. It is done.
상기 중앙처리장치로 부터 리셋을 원하는 디지털모뎀부의 어드레스와 리셋신호를 입력받으면, 상기 디지털모뎀부로 상기 리셋신호를 송신하는 리셋버퍼;를 더 포함하여 구성되는 것을 특징으로 한다.And a reset buffer for transmitting the reset signal to the digital modem unit upon receiving the address and the reset signal of the digital modem unit to be reset from the central processing unit.
상기 어드레스디코더는 상기 중앙처리장치로 부터 4비트 어드레스를 입력받고 16개의 어드레스를 제어하도록 VHDL로 프로그램된 것을 특징으로 한다.The address decoder is characterized in that the VHDL is programmed to receive a 4-bit address from the central processing unit and control 16 addresses.
상기 속도제어부는 전원이 인가되면 초기에 비동기모드(Asymmetric Mode)로 동작하도록 리셋 신호를 가진 D-플립플롭(D-FlipFlop)으로 구성되는 것을 특징으로 한다.The speed controller is configured as a D-FlipFlop having a reset signal to initially operate in an asymmetric mode when power is applied.
상기 멀티플렉서는 각 포트당 5비트를 입력받을수 있는 11개의 입력포트를 구비하여 상기 중앙처리장치로 부터 상기 리드신호 및 어드레스버스로부터 특정 어드레스가 입력되면, 그 어드레스에 따라 해당 디지털모뎀부로 부터 상기 모뎀속도데이터를 수신받도록 VHDL로 프로그램된 것을 특징으로 한다.The multiplexer includes eleven input ports capable of receiving five bits per port. When a specific address is input from the read signal and the address bus from the central processing unit, the modem speed from the corresponding digital modem unit is determined according to the address. The VHDL is programmed to receive data.
상기 모뎀속도데이터는 상기 모뎀의 상향 속도를 감시/제어하기 위한 2비트 데이터, 하향 속도를 감시/제어하기 위한 2비트 데이터, 대칭/비대칭 속도제어를 위한 1비트데이터로 구성되는 것을 특징으로 한다.The modem speed data is composed of two bits of data for monitoring / controlling the uplink speed of the modem, two bits of data for monitoring / controlling the downlink speed, and one bit of data for symmetrical / asymmetrical speed control.
상기 어드레스디코더와 속도제어부는 상기 가입자의 디지털모뎀부를 11개 제어할 수 있도록 11개의 포트(PORT)를 갖는 것을 특징으로 한다.The address decoder and the speed controller have 11 ports for controlling 11 digital modem units of the subscriber.
상기 어드레스디코더와 속도제어부와 리셋버퍼 및 멀티플렉서는 원칩(ONECHIP)인 피엘디(Programmable Logic Device)에 구성되는 것을 특징으로 한다.The address decoder, the speed controller, the reset buffer, and the multiplexer may be configured in a programmable logic device, which is a one chip.
본 발명에 따른 피엘디를 이용한 데이터 상향 및 하향 속도 제어 장치를 첨부한 도면을 참고로 하여 이하에 상세히 기술되는 실시예에 의하여 그 특징들을 이해할 수 있을 것이다.With reference to the accompanying drawings, the data up and down speed control apparatus using the PDL according to the present invention will be understood by the embodiments described in detail below.
도 1은 본 발명에 따른 피엘디의 구성도이고, 도 2는 본 발명에 따른 피엘디의 감시 및 제어 데이터의 구성도이고, 도 3은 본 발명에 따른 피엘디의 내부 디코더(DECODE)를 설계하기 위한 VHDL 설계흐름도이며, 도 4는 본 발명에 따른 피엘디의 내부 멀티플렉서(MULTIPLEXER)를 설계하기 위한 VHDL 설계흐름도이다.FIG. 1 is a block diagram of a PDL according to the present invention, FIG. 2 is a block diagram of PDL's monitoring and control data according to the present invention, and FIG. 3 is a block diagram of PDL's internal decoder according to the present invention. 4 is a VHDL design flow chart for designing, and FIG. 4 is a VHDL design flow chart for designing a PULDI internal multiplexer (MULTIPLEXER) according to the present invention.
도 1 내지 도 2에 따라 피엘디(Programmable Logic Device)의 내부 회로구성을 설명하면 다음과 같다.An internal circuit configuration of a programmable logic device according to FIGS. 1 to 2 will be described below.
피엘디는 Lattice 반도체의 isp2096VE 칩을 사용하며, 그 피엘디는 외부 가입자가 가입자의 컴퓨터를 통해 외부 네트워크와 접속되어 데이터를 송수신하도록 접속해주는 디지털모뎀부(14)와 상기 디지털모뎀부(14)의 데이터 송수신으로 인한상향 및 하향 속도를 감시 및 제어하기 위해 어드레스(Adress Bus)와 데이터(Data)를 송수신하는 중앙처리장치 사이에 연결되는 것으로서, 상기 피엘디는 어드레스디코더(10)와 속도제어부(18)와 리셋버퍼(12) 및 멀티플렉서(20)로 구성된다.PDL uses the isp2096VE chip of Lattice Semiconductor, and PDL uses the digital modem unit 14 and the digital modem unit 14 to connect an external subscriber to an external network through a subscriber's computer to transmit and receive data. Connected between the address (Adress Bus) and the central processing unit for transmitting and receiving data in order to monitor and control the up and down speed due to data transmission and reception, the PDL is the address decoder 10 and the speed controller 18 ) And a reset buffer 12 and a multiplexer 20.
어드레스디코더(10) 및 멀티플렉서(20)는 입력데이터에 따른 출력데이터를 소프트웨어적으로 프로그래밍하여 논리적인 결과 데이터로 보여주는데 유용한 VHDL Code로 작성되어진 것이고, 이러한 VHDL Code는 Synopsys, Cadence, Compass, Mentor Grsphics 등의 시뮬레이션 및 합성 툴을 이용하여 설계되고, 상기 속도제어부(18) 및 리셋버퍼(12)는 로직으로 구성된다.The address decoder 10 and the multiplexer 20 are written in VHDL code which is useful for programming the output data according to the input data and showing them as logical result data. The VHDL code is composed of Synopsys, Cadence, Compass, Mentor Grsphics, etc. Designed using a simulation and synthesis tool, the speed control unit 18 and the reset buffer 12 is composed of logic.
상기 어드레스디코더(10)는 중앙처리장치로 부터 어드레스버스(A0∼A4)까지의 입력을 받아 어드레스 디코더를 통하여 각 가입자의 디지털모뎀부(14)에 해당하는 번지에 접근이 가능하게 되며 해당 가입자의 디지털모뎀부(14)만 인에이블(Enable) 되도록 설계되었다. 상기 어드레스버스(A0∼A4) 중에 어드레스(A0∼A3)은 직접 중앙처리장치에 연결되어 16개의 디지털모뎀부(14)를 선택할 수 있으나 이중 11개만 사용하게 된다. 어드레스(A4)는 상기 피엘디를 2개를 쓸 경우에 상기 어드레스디코더(10)를 선택하기 위한 어드레스로써, 이 경우 선택가능한 디지털모뎀부(14)는 22개가 된다.The address decoder 10 receives inputs from the central processing unit to the address buses A0 to A4, and accesses the address corresponding to the digital modem unit 14 of each subscriber through the address decoder. Only the digital modem unit 14 is designed to be enabled. The addresses A0 to A3 of the address buses A0 to A4 are directly connected to the central processing unit so that 16 digital modem units 14 can be selected, but only 11 of them are used. The address A4 is an address for selecting the address decoder 10 when two PDLs are used. In this case, 22 selectable digital modem units 14 are provided.
상기 리셋버퍼(12)는 중앙처리장치로 부터 어드레스와 리셋신호가 입력되면 해당 디지털모뎀부(14)에 상기 리셋신호(16)를 상기 속도제어부(18)를 통해 송신하게 된다. 또한, 시스템 전체에 연결되어진 모든 칩셋(ChipSet)들의 리셋신호를 증폭하여 제어한다.When the address and the reset signal are input from the central processing unit, the reset buffer 12 transmits the reset signal 16 to the corresponding digital modem unit 14 through the speed control unit 18. In addition, the amplification control of the reset signal of all chipset (ChipSet) connected to the entire system.
상기 멀티플렉서(20)는 각 가입자의 디지털모뎀부(14) 포트의 현재속도 상태값을 읽어드려 특정가입자의 속도 상태값을 중앙처리장치가 읽어들일 수 있도록 제어한다. 중앙처리장치로 부터 데이터버스(D0∼D4) 및 어드레스버스(A0∼A3)가 연결되어지며 리드/라이트신호(Read/Write signal)의 입력과 어드레스 신호의 조합을 통하여 I/O read가 가능해지며 이로 인해 해당 가입자의 디지털모뎀부(14)의 속도 상태를 항상 모니터링(Monitoring) 할 수 있게 된다.The multiplexer 20 reads the current speed state value of the digital modem unit 14 port of each subscriber and controls the central processing unit to read the speed state value of the specific subscriber. Data buses (D0 to D4) and address buses (A0 to A3) are connected from the central processing unit, and I / O reading is possible through the combination of the input and read signals of the read / write signal. As a result, it is possible to always monitor the speed state of the subscriber's digital modem unit 14.
상기 속도제어부(18)는 11개의 가입자의 디지털모뎀부(14)의 포트를 제어하는 D-플립플롭(D-FlipFlop) 래치회로로 구성되며, 상기 어드레스디코더(10)로 부터 디지털모뎀부(14)를 인에이블하기 위한 11개의 선택버스가 연결되고, 중앙처리장치로 부터 직접 연결되어 각 가입자의 디지털모뎀부(14)를 제어하기 위해 필요한 5비트를 제어하게 되며 상기 11개의 디지털모뎀부(14)를 제어하게 되어있으므로 11*5=55개의 입출력라인(I/O Line)을 제어하게 된다. 상기 피엘디에 전원을 인가하게 될 경우 기본적인 값을 비동기모드(Asymmetric Mode)로 전환하게 하기 위하여 리셋신호를 가진 (D-Flipflop)로 구성되는 것이다.The speed control unit 18 is composed of a D-FlipFlop latch circuit that controls ports of the digital modem unit 14 of 11 subscribers, and the digital modem unit 14 from the address decoder 10. 11 select buses for enabling the < RTI ID = 0.0 >) < / RTI > are connected directly from the central processing unit to control the 5 bits needed to control the digital modem section 14 of each subscriber and the 11 digital modem sections 14 ), So 11 * 5 = 55 I / O Lines are controlled. When power is applied to the PD, it is configured as a (D-Flipflop) having a reset signal to change the basic value to the asymmetric mode.
상기 디지털모뎀부(14)를 제어하기 위해 상기 중앙처리장치로 부터 입력되는 데이터(D0~D4)는 모뎀의 상향 속도를 감시/제어하기 위한 2비트 데이터(32, 34), 하향 속도를 감시/제어하기 위한 2비트 데이터(36, 38), 대칭/비대칭 속도제어를 위한 1비트데이터(30)로 이루어진 5비트의 모뎀속도데이터이다.Data D0 to D4 input from the central processing unit to control the digital modem unit 14 are 2-bit data 32 and 34 for monitoring / controlling the upstream speed of the modem and monitoring / downlink speed. 5 bits of modem speed data consisting of two bits of data 36 and 38 for controlling and one bit of data 30 for symmetrical / asymmetrical speed control.
상기와 같은 구성에 따른 동작을 좀더 상세히 설명한다.The operation according to the above configuration will be described in more detail.
상기 중앙처리장치와 외부 네트워크를 통해 연결된 특정장소에서 TCP/IP를 통해 속도를 감시 및 제어를 원하는 특정 가입자의 디지털모뎀부(14)의 모뎀의 어드레스와 모뎀속도데이터를 전송하면, 상기 중앙처리장치는 이를 수신하고 본 발명의 피엘디에 상기 디지털모뎀부(14)를 선택하기 위한 어드레스와 모뎀속도데이터를 전송하게 된다.The central processing unit transmits the modem address and modem speed data of the digital modem unit 14 of a specific subscriber that wants to monitor and control the speed through TCP / IP at a specific place connected to the central processing unit through an external network. Receives this and transmits the address and modem speed data for selecting the digital modem unit 14 to the PD of the present invention.
일단 특정 디지털모뎀부(14)를 선택하기 위한 어드레스는 어드레스디코더(10)로 입력되어 상기 특정 디지털모뎀부(14)의 선택신호가 속도제어부(18)에 입력되어 인에이블되고 그리고 모뎀속도데이터가 전송되어 사용자가 원하는 속도로 특정 디지털모뎀부(14)를 선택제어하게 된다.The address for selecting the specific digital modem unit 14 is input to the address decoder 10 so that the selection signal of the specific digital modem unit 14 is input to the speed control unit 18 to enable the modem speed data. Is transmitted to select and control the specific digital modem unit 14 at a desired speed.
만약 특정장소에서 상기 특정 디지털모뎀부(14)의 상향 및 하향 데이터 전송속도를 알고 싶으면, 상기 특정모뎀의 어드레스와 리드신호를 전송하게 되고 이를 상기의 중앙처리부에서 수신하여 피엘디의 멀티플렉서(20)로 전송한다. 멀티플렉서는 리드신호(Read Signal)과 어드레스가 입력되면 동작하므로 상기 어드레스에 따라 상기 특정 디지털모뎀부(14)로 부터 5비트의 모뎀속도데이터를 전송받고 이를 상기 중앙처리부가 읽어들인 후 다시 상기 특정장소의 제어장치로 전송하여 확인이 가능하게 된다.If you want to know the uplink and downlink data transmission speed of the specific digital modem unit 14 in a specific place, it transmits the address and read signal of the specific modem, and receives it from the central processing unit, the PD multiplexer 20 To send. Since the multiplexer operates when a read signal and an address are input, the 5D modem speed data is transmitted from the specific digital modem unit 14 according to the address, and the central processing unit reads it, and then the specific place is read again. Confirmation is possible by transmitting to the control device.
상기와 같이 중앙처리장치로 부터 각 가입자들의 디지털모뎀에 실제 데이터를 리드/라이트(Read/Write)하게 됨으로 인해서 각 가입자들의 속도 상태를 언제나 모니터링이 가능하며 또한 속도제어가 가능하다.As described above, since the real data is read / write from the central processing unit to the digital modem of each subscriber, the speed state of each subscriber can be monitored and the speed can be controlled.
이하 VHDL로 작성되는 어드레스디코더와 멀티플렉서의 프로그램 소스의 흐름도를 살펴본다.A flow chart of an address decoder and a multiplexer program source written in VHDL will be described below.
도 3에 따르면, 어드레스디코더는 중앙처리장치로 부터 어드레스(A0~A3)를 읽어 들이고(102), 이를 임시저장장소인 DATA에 저장한다(104). 그리고 인에이블이 "1"인지를 비교하여(106), "1"이면, 상기 DATA가 "0001"인지를 비교하고(112), "0001"이면, "1111 1111 1111 1110"을 속도제어부로 출력하여 특정 디지털모뎀을 선택하고(110), 그렇지 않으면, DATA가 "0001"인지를 비교하고(112), "0000"이면, "1111 1111 1111 1101"을 속도제어부로 출력한다(114). 이와 같이 반복하던 중 마지막으로, DATA가 "1110"인지를 비교하고(116), "1110"이면, "0111 1111 1111 1111"을 속도제어부로 출력하고(118), 그렇지 않으면, "0111 1111 1111 1111"을 속도제어부로 출력하여 디지털모뎀부를 선택하지 않게 된다(120).According to FIG. 3, the address decoder reads the addresses A0 to A3 from the central processing unit (102) and stores them in the temporary storage DATA (104). If the enable is "1" (106), and if "1", if the data is "0001" is compared (112), if "0001", "1111 1111 1111 1110" output to the speed control unit If a specific digital modem is selected (110), otherwise, data is compared with "0001" (112), and if "0000", "1111 1111 1111 1101" is output to the speed controller (114). Finally, it compares whether the data is "1110" (116), and if "1110", and outputs "0111 1111 1111 1111" to the speed control unit (118), otherwise, "0111 1111 1111 1111 "Is outputted to the speed control unit so that the digital modem unit is not selected (120).
도 4에 따르면, 중앙처리장치로 부터 어드레스(A0~A3) 및 리드신호가 입력되었는지를 판단하게 되는데, 읽어들인 어드레스가 "0000"이고 리드신호가 입력되었는지를 판단하고(200), 조건이 일치하면 포트0(Port 0)을 통해 해당 디지털모뎀부의 데이터를 읽어들이고(202), 조건이 맞지않으면, 읽어들인 어드레스가 "0001"이고 리드신호가 입력되었는지를 판단하고(204), 조건이 일치하면 포트1(Port 1)을 통해 해당 디지털모뎀부의 데이터를 읽어들이게 된다(206). 이와 같이 반복하던 중 마지막으로, 읽어들인 어드레스가 "1010"이고 리드신호가 입력되었는지를 판단하고(208), 조건이 일치하면 포트10(Port 10)을 통해 해당 디지털모뎀부의 데이터를 읽어들이게 되고(210), 조건이 일치하지 않으면, 포트11(Port 11)을 통해 해당 디지털모뎀부의 데이터를 읽어들이게 된다(212).According to FIG. 4, it is determined whether the addresses A0 to A3 and the read signal are input from the central processing unit. It is determined whether the read address is "0000" and the read signal is input (200), and the condition is matched. If the data is read from the digital modem through port 0 (202), if the condition is not met, it is determined whether the read address is "0001" and the read signal is input (204). The data of the corresponding digital modem unit is read through port 1 (206). During the repetition as described above, it is determined whether the read address is “1010” and the read signal is input (208). If the conditions are met, the data of the digital modem unit is read through the port 10 (Port 10) ( If the conditions do not match, the digital modem reads data from the port 11 (Port 11) (212).
이상과 같이 본발명의 실시예에 대하여 상세히 설명하였으나, 본 발명의 권리범위는 이에 한정되지 않으며, 본 발명의 실시예와 실질적으로 균등의 범위에 있는 것까지 본 발명의 권리범위가 미친다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and the scope of the present invention extends to the range substantially equivalent to the embodiments of the present invention.
이상의 설명에서 알 수 있는 바와 같이, 본 발명에 따르면 각 가입자별 특정 디지털모뎀의 상향 및 하향 전송속도 제어를 인터넷상 어디서나 TCP/IP 환경에서라면 원격에서 모니터링 및 제어가 가능하고 그에 따라 유지보수가 용이한 효과가 있다.As can be seen from the above description, according to the present invention, it is possible to remotely monitor and control uplink and downlink transmission rate control of a specific digital modem for each subscriber in a TCP / IP environment anywhere in the Internet, and accordingly, easy maintenance. There is one effect.
또한, 다양한 회로소자를 사용하지 않고 피엘디(PROGRAMMABLE LOGIC DEVICE)를 사용함으로써 제어장치의 크기를 최소화 할 수 있고, 개발비용의 부담을 줄일 수 있는 효과가 있다.In addition, the use of PROGRAMMABLE LOGIC DEVICE without using various circuit elements can minimize the size of the control device and reduce the burden of development costs.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020002202A KR20030067761A (en) | 2002-01-15 | 2002-01-15 | Data up/down speed control unit using programmable logic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020002202A KR20030067761A (en) | 2002-01-15 | 2002-01-15 | Data up/down speed control unit using programmable logic device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030067761A true KR20030067761A (en) | 2003-08-19 |
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ID=32218050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020020002202A KR20030067761A (en) | 2002-01-15 | 2002-01-15 | Data up/down speed control unit using programmable logic device |
Country Status (1)
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| KR (1) | KR20030067761A (en) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08149138A (en) * | 1994-11-21 | 1996-06-07 | Toshiba Corp | Communication circuit |
| KR20000015616A (en) * | 1998-08-31 | 2000-03-15 | 김영환 | Device for adsl(asynchronous digital subscriber line) modem control |
| US6069879A (en) * | 1996-11-14 | 2000-05-30 | Chatter; Mukesh | Method of and system architecture for high speed dual symmetric full duplex operation of asymmetric digital subscriber lines |
| WO2001031905A1 (en) * | 1999-10-25 | 2001-05-03 | E-Cell Technologies | Dsl modem with management capability |
| KR20010047484A (en) * | 1999-11-20 | 2001-06-15 | 윤종용 | Apparatus for controlling data transfer speed between the transceiver units in the ADSL system |
-
2002
- 2002-01-15 KR KR1020020002202A patent/KR20030067761A/en not_active Application Discontinuation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08149138A (en) * | 1994-11-21 | 1996-06-07 | Toshiba Corp | Communication circuit |
| US6069879A (en) * | 1996-11-14 | 2000-05-30 | Chatter; Mukesh | Method of and system architecture for high speed dual symmetric full duplex operation of asymmetric digital subscriber lines |
| KR20000015616A (en) * | 1998-08-31 | 2000-03-15 | 김영환 | Device for adsl(asynchronous digital subscriber line) modem control |
| WO2001031905A1 (en) * | 1999-10-25 | 2001-05-03 | E-Cell Technologies | Dsl modem with management capability |
| KR20010047484A (en) * | 1999-11-20 | 2001-06-15 | 윤종용 | Apparatus for controlling data transfer speed between the transceiver units in the ADSL system |
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