KR20030062070A - Apparatus and method for controlling an access of a flash memory - Google Patents

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KR20030062070A
KR20030062070A KR1020020002491A KR20020002491A KR20030062070A KR 20030062070 A KR20030062070 A KR 20030062070A KR 1020020002491 A KR1020020002491 A KR 1020020002491A KR 20020002491 A KR20020002491 A KR 20020002491A KR 20030062070 A KR20030062070 A KR 20030062070A
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flash memory
signal
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reset
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김승철
김원종
조한진
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한국전자통신연구원
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Abstract

PURPOSE: A flash memory access control device and a method for the same are provided to supply the write-pulse type without incorporating an inner display function or a control circuit thereinto. CONSTITUTION: A flash memory access control device(110) includes a control signal generation block(101), a limited state control block(102) and a reset delay block(103). In the flash memory access control device(110), the limit state control block(102) outputs the signal corresponding to the operational mode by comparing with the current state and determining the following state to be changed after analyzing the contents of the command transmitted from the address and the data. The control signal generation block(101) outputs the control signal so as to operate the flash memory as the corresponding mode in response to the signal outputted from the limited state control block(102). And, the reset delay block(103) cancels the reset state of the flash memory in response to the reset cancellation signal inputted from the active unit and outputs the reset cancellation signal delayed by a predetermined time to the limited state control block(102) and the control signal generation block(101), respectively.

Description

플래시 메모리 액세스 제어 장치 및 방법 {Apparatus and method for controlling an access of a flash memory}Apparatus and method for controlling an access of a flash memory}

본 발명은 IC 카드 또는 휴대용 정보기기 등에 포함된 비휘발성 메모리를 액세스하기 위한 제어 장치 및 방법에 관한 것으로, 특히, 내부 상태 표시 기능이 없거나, 제어 회로가 내장되어 있지 않은 플래시 메모리를 액세스하여 데이터의 읽기, 저장하기, 섹터 단위의 지우기, 칩 단위의 지우기 등의 동작을 수행할 수 있도록 한 플래시 메모리 액세스 제어 장치 및 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a control apparatus and method for accessing a nonvolatile memory included in an IC card or a portable information device. In particular, the present invention relates to a flash memory having no internal status display function or a built-in control circuit. A flash memory access control apparatus and method for performing an operation such as reading, storing, sector-by-sector erasing, and chip-by-chip erasing are provided.

일반적으로 IC 카드 또는 휴대용 정보기기 등에는 비휘발성 메모리인 플래쉬 메모리가 포함된다. 이러한 플래시 메모리는 내부 상태 표시 기능과 제어 회로가 내장된 커맨드(Command) 타입과 내부 상태 표시 기능과 제어 회로가 내장되어 있지 않은 라이트-펄스(Write-Pulse) 타입으로 구분된다.In general, an IC card or a portable information device includes a flash memory which is a nonvolatile memory. Such flash memories are classified into a command type having an internal state display function and a control circuit and a write-pulse type having no internal state display function and a control circuit.

이러한 플래쉬 메모리를 액세스하기 위해서는 액세스 제어 장치가 필요한데, 종래에는 주로 커멘드 타입의 메모리만 액세스할 수 있도록 구성된 액세스 제어 장치만 제공되었다.In order to access such a flash memory, an access control device is required. Conventionally, only an access control device configured to access only a command type memory has been provided.

따라서 본 발명은 내부 상태 표시 기능이 없거나 제어 회로가 내장되어 있지 않은 라이트-펄스 타입의 플래시 메모리에 대한 액세스가 가능한 플래쉬 메모리 액세스 제어 장치 및 방법을 제공하는 데 그 목적이 있다.Accordingly, an object of the present invention is to provide a flash memory access control apparatus and method that can access a flash memory of a write-pulse type without an internal status display function or a built-in control circuit.

상기한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 액세스 제어 장치는 능동 유닛으로부터 전달되는 어드레스 및 데이터로부터 명령의 내용을 해석한 후 현재 상태와 비교하고 천이할 다음 상태를 결정하여 해당 동작 모드의 신호를 출력하는 유한 상태 제어부와, 유한 상태 제어부로부터 출력되는 신호에 따라 플래시 메모리가 해당 모드로 동작되도록 제어 신호를 출력하는 제어신호 생성부와, 능동 유닛으로부터 입력되는 리셋 해제 신호에 따라 플래쉬 메모리의 리셋 상태를 해제시키고, 소정 시간 지연된 리셋 해제 신호를 유한상태 제어부 및 제어신호 생성부로 각각 출력하는 리셋신호 지연부를 포함하여 이루어진 것을 특징으로 한다.Flash memory access control apparatus according to the present invention for achieving the above object is to interpret the contents of the command from the address and data delivered from the active unit, compare with the current state and determine the next state to transition to the signal of the operation mode A finite state controller for outputting a signal, a control signal generator for outputting a control signal to operate the flash memory according to a signal output from the finite state controller, and a reset of the flash memory according to a reset release signal input from an active unit And a reset signal delay unit for releasing the state and outputting the reset release signal delayed for a predetermined time to the finite state controller and the control signal generator, respectively.

또한, 상기한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 액세스 제어 방법은 플래쉬 메모리의 리셋 상태가 해제된 후 리셋 지연부로부터 공급되는 리셋 해제 신호에 따라 리셋 상태에서 준비 상태로 천이하는 제 1 단계와, 능동 유닛으로부터 입력되는 라이트 인에이블 신호, 어드레스 및 데이터의 명령 부분을 조합하여 어느 동작 모드에 해당하는 지를 검사하는 제 2 단계와, 제 2 단계에서 결정된 동작 모드에 해당되는 신호를 제어신호 생성부로 출력한 후 대기 상태를 천이하는 제 3 단계를 포함하여 이루어지는 것을 특징으로 한다.In addition, the flash memory access control method according to the present invention for achieving the above object is a first step of transitioning from the reset state to the ready state according to the reset release signal supplied from the reset delay unit after the reset state of the flash memory is released; And a second step of checking which operation mode corresponds to a combination of a write enable signal, an address, and a command portion of data input from the active unit; and generating a control signal from a signal corresponding to the operation mode determined in the second step. And a third step of transitioning to a standby state after outputting negatively.

상기 제 3 단계는 상기 플래시 메모리의 칩 선택 신호 및 섹터 지우기 인에이블 신호를 활성화시키는 단계와, 플래시 메모리의 섹터 단위 지우기를 완료하는 데 필요한 시간에 해당하는 클록의 개수를 카운트하면서 현재 상태를 유지하는 단계와, 상기 개수 만큼의 클록이 입력되면 칩 지우기 인에이블 신호를 비활성화시키고 액세스 금지 상태로 천이하는 단계와, 설정된 개수의 클록이 입력되면 칩 선택 신호를 비활성화시키면서 대기 모드로 천이하는 단계로 이루어지는 것을 특징으로 한다.The third step may include activating a chip select signal and a sector erase enable signal of the flash memory, and maintaining a current state by counting the number of clocks corresponding to a time required to complete a sector erase of the flash memory. Deactivating the chip erase enable signal and transitioning to the access inhibited state when the number of clocks is input, and transitioning to the standby mode while deactivating the chip select signal when the set number of clocks is input. It features.

상기 제 3 단계는 플래시 메모리의 칩 선택 신호 및 칩 지우기 인에이블 신호를 활성화시키는 단계와, 플래시 메모리의 칩 단위 지우기를 완료하는 데 필요한 시간에 해당하는 클록의 개수를 카운트하면서 현재 상태를 유지하는 단계와, 상기개수 만큼의 클록이 입력되면 칩 지우기 인에이블 신호를 비활성화시키고 액세스 금지 상태로 천이하는 단계와, 설정된 개수 만큼의 클록이 입력되면 칩 선택 신호를 비활성화시키면서 대기 모드로 천이하는 단계로 이루어지는 것을 특징으로 한다.The third step includes activating the chip select signal and the chip erase enable signal of the flash memory, and maintaining the current state by counting the number of clocks corresponding to the time required to complete the chip unit erase of the flash memory. And deactivating the chip erase enable signal when the number of clocks is input and transitioning to the access inhibited state, and translating to the standby mode while deactivating the chip select signal when the set number of clocks is input. It features.

또한, 상기 제 3 단계는 능동 유닛으로부터 입력되는 데이터와 어드레스를 내부의 레지스터에 래치시키는 단계와, 플래시 메모리의 칩 선택 신호 및 데이터 입력 인에이블 신호를 활성화시키고, 래치된 상기 데이터와 어드레스를 플래시 메모리로 전달하는 단계와, 필요한 시간에 해당하는 클록의 개수를 카운트하면서 현재 상태를 유지하는 단계와, 상기 개수 만큼의 클록이 입력되면 상기 데이터 입력 인에이블 신호를 비활성화시키면서 액세스 금지 상태로 천이하는 단계와, 다른 바이트 단위의 데이터 저장이 시도되는 경우 설정된 개수 만큼의 클록이 입력된 후 상기 칩 선택 신호을 비활성화시키지 않고 다시 1 바이트 쓰기 동작 모드로 천이하는 단계와, 다른 종류의 액세스가 시도될 경우 칩 선택 신호를 비활성화시키면서 대기 모드로 천이한 다음 적절한 상태로 천이하는 단계로 이루어지는 것을 특징으로 한다.The third step may include latching data and an address input from an active unit into an internal register, activating a chip select signal and a data input enable signal of a flash memory, and flashing the latched data and address. Transmitting the signal to the processor; maintaining the current state by counting the number of clocks corresponding to the required time; and transitioning to the access inhibited state while deactivating the data input enable signal when the number of clocks is input. Transitioning to the 1 byte write mode again without deactivating the chip select signal after inputting a predetermined number of clocks when data storage in different byte units is attempted, and when a different type of access is attempted Transitions to standby mode while deactivating It characterized by comprising the step of transitioning to an appropriate state.

상기 플래쉬 메모리는 내부 상태 표시 기능과 제어 회로가 내장되어 있지 않은 라이트-펄스 타입인 것을 특징으로 한다.The flash memory is a light-pulse type having no internal status display function and a control circuit.

도 1은 본 발명에 따른 플래시 메모리 액세스 제어 장치를 설명하기 위한 블록도.1 is a block diagram for explaining a flash memory access control apparatus according to the present invention.

도 2는 도 1에 도시된 유한 상태 제어부의 동작을 설명하기 위한 흐름도.FIG. 2 is a flow chart for explaining the operation of the finite state controller shown in FIG.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100: 플래쉬 메모리101: 제어신호 생성부100: flash memory 101: control signal generation unit

102: 유한 상태 제어부103: 리셋 지연부102: finite state control unit 103: reset delay unit

110: 액세스 제어 장치110: access control device

본 발명은 일반적인 메모리 액세스 방식으로 고유의 액세스 방식을 갖는 주변 장치와 연결할 수 있도록 하는 메모리 맵(Memory mapped) 방식 액세스 제어 장치를 제공한다. 특히, 본 발명은 내부 상태 표시 기능이 없거나 제어 회로가 내장되어 있지 않은 라이트-펄스 타입의 플래시 메모리에 대한 액세스가 용이하도록 한다.The present invention provides a memory mapped access control device that can be connected to a peripheral device having a unique access method using a general memory access method. In particular, the present invention facilitates access to a light-pulse type flash memory that does not have an internal status display function or has no built-in control circuitry.

그러면 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Next, the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 플래시 메모리 액세스 제어 장치를 설명하기 위한 블록도로서, 내부 상태 표시 기능이 없거나 제어 회로가 내장되어 있지 않은 일반적인 라이트-펄스 타입의 플래시 메모리(100)에 대한 액세스를 제어할 수 있도록 구성된 장치의 실시예가 도시된다.1 is a block diagram illustrating an apparatus for controlling a flash memory access according to an exemplary embodiment of the present invention, in which an access to a general light-pulse type flash memory 100 having no internal status display function or a built-in control circuit is not controlled. An embodiment of an apparatus configured to be shown is shown.

본 발명의 플래시 메모리 액세스 제어 장치(110)는 플래시 메모리(100)의 동작을 제어하기 위한 신호를 생성하는 제어신호 생성부(101), 액세스하고자 하는 능동 유닛(예를 들어, 마이크로프로세서, 중앙처리장치(CPU) 등)으로부터 어드레스 및 데이터를 입력받고, 각 동작 모드에 해당하는 신호를 상기 제어신호 생성부(101)로 전달하는 유한 상태 제어부(102), 상기 플래쉬 메모리(100)의 리셋 상태를 해제시키고 지연된 리셋 해제 신호를 상기 유한상태 제어부(102) 및 제어신호 생성부(101)로 출력하는 리셋신호 지연부(103)로 구성된다.The flash memory access control apparatus 110 of the present invention includes a control signal generator 101 for generating a signal for controlling the operation of the flash memory 100, an active unit (for example, a microprocessor, a central processing unit) to be accessed. A finite state controller 102 and a reset state of the flash memory 100 that receive an address and data from a device (CPU, etc.) and transmit a signal corresponding to each operation mode to the control signal generator 101. And a reset signal delay unit 103 for releasing and outputting the delayed reset release signal to the finite state control unit 102 and the control signal generation unit 101.

상기 플래쉬 메모리(100)는 데이터의 쓰기, 읽기, 섹터 단위의 지우기 및 칩 단위의 지우기 기능을 갖으며, 이를 위해 리셋신호(POR), 입력 데이터(DIN), 출력 데이터(DOUT), 칩 선택(CSN), 데이터 출력 인에이블(OEN), 데이터 입력인에이블(WEN) 등의 신호가 입력되는 핀을 갖는다.The flash memory 100 has a function of writing data, reading data, erasing sectors, and erasing chips. For this purpose, a reset signal (POR), input data (DIN), output data (DOUT), and chip selection ( CSN), a data output enable (OEN), a data input enable (WEN) and the like are input to a pin.

플래시 메모리(100)는 일반적으로 리셋 상태에서 해제된 후 일정 시간동안 액세스가 금지되도록 구성된다. 따라서, 능동 유닛으로부터 리셋 해제 신호(Set)가 공급되면 리셋 지연부(101)는 플래시 메모리(100)로 신호(Set)를 공급하여 리셋 상태가 곧바로 해제되도록 하고, 제어신호 생성부(101) 및 유한 상태 제어부(102)로 지연된 신호(DSet)를 공급하여 소정 시간 후 리셋 상태가 해제되도록 한다. 즉, 시스템으로부터 리셋 해제 신호(Set)가 공급되면 클럭의 개수를 세어 일정 시간 후에 제어신호 생성부(101) 및 유한 상태 제어부(102)로 신호(DSet)를 출력하여 리셋 상태가 해제되도록 한다.The flash memory 100 is generally configured to prohibit access for a predetermined time after being released from the reset state. Therefore, when the reset release signal Set is supplied from the active unit, the reset delay unit 101 supplies the signal Set to the flash memory 100 so that the reset state is immediately released, and the control signal generation unit 101 and The delayed signal DSet is supplied to the finite state controller 102 so that the reset state is released after a predetermined time. That is, when the reset release signal Set is supplied from the system, the number of clocks is counted to output the signal DSet to the control signal generator 101 and the finite state controller 102 after a predetermined time so that the reset state is released.

유한 상태 제어부(102)는 플래시 메모리를 액세스하고자 하는 능동 유닛(Unit)으로부터 전달되는 어드레스 및 데이터로부터 명령의 내용을 해석하고, 현재 내부의 상태와 비교한 후 천이할 다음 상태 즉, 동작 모드를 결정한다.The finite state control unit 102 interprets the contents of the command from the address and data transmitted from the active unit which wants to access the flash memory, compares the state with the current internal state, and determines the next state to be transitioned, that is, the operation mode. do.

제어신호 생성부(101)는 상기 유한 상태 제어부(102)로부터 결정된 동작 모드에 해당하는 신호가 공급되면 플래시 메모리(100)의 동작을 제어하기 위한 신호를 생성하여 출력한다. 즉, 상기 플래시 메모리(100)가 데이터의 쓰기, 읽기, 섹터 단위의 지우기 또는 칩 단위의 지우기 동작을 수행할 수 있도록 제어신호를 발생한다.The control signal generator 101 generates and outputs a signal for controlling the operation of the flash memory 100 when a signal corresponding to the operation mode determined by the finite state controller 102 is supplied. That is, the flash memory 100 generates a control signal so that the data can be written, read, erased by sector, or erased by chip.

도 2는 도 1에 도시된 유한 상태 제어부의 동작을 설명하기 위한 흐름도이다.FIG. 2 is a flowchart for describing an operation of the finite state controller illustrated in FIG. 1.

리셋 지연부(103)로부터 공급되는 신호(Set)에 의해 상기 플래쉬메모리(100)의 리셋 상태가 해제된 후 상기 리셋 지연부(103)로부터 리셋 해제 신호(DSet)가 공급되면 리셋 상태를 유지하던(단계 200) 상기 유한 상태 제어부(102)는 곧바로 준비(Ready) 상태로 천이된다(단계 201).After the reset state of the flash memory 100 is released by the signal set supplied from the reset delay unit 103 and the reset release signal DSet is supplied from the reset delay unit 103, the reset state is maintained. (Step 200) The finite state controller 102 immediately transitions to the ready state (step 201).

준비 상태(단계 201)에서 상기 제어신호 생성부(101)를 선택하는 신호가 활성화되면, 상기 능동 유닛으로부터 입력되는 라이트 인에이블 신호(BWRITE)의 상태와 어드레스, 데이터의 명령 부분을 조합하여 어느 동작 모드에 해당하는 지를 검사한다(단계 202). 이 때, 해당하는 모드가 존재하지 않으면 상기 제어신호 생성부(101)는 현재의 상태를 그대로 유지한다.When the signal for selecting the control signal generator 101 is activated in the ready state (step 201), any operation is performed by combining the state of the write enable signal BWRITE inputted from the active unit with the command portion of the address and data. Check if the mode corresponds (step 202). At this time, if the corresponding mode does not exist, the control signal generator 101 maintains the current state.

동작 모드가 결정되면 결정된 모드에 해당되는 신호를 상기 제어신호 생성부(101)로 출력한(단계 203) 후 대기 상태를 유지한다(단계 204).When the operation mode is determined, a signal corresponding to the determined mode is output to the control signal generator 101 (step 203), and the standby state is maintained (step 204).

플래시 메모리(100)에 새로운 데이터를 저장하거나, 섹터 단위 또는 칩 단위의 지우기 동작이 수행되도록 하고자 하는 경우, 유한 상태 제어부(102)는 상기 단계 203에서와 같이 상태 천이에 관한 명령으로 인식되는 어드레스와 명령의 종류를 확인할 수 있도록 데이터에 명령을 실어 제어신호 생성부(101)로 출력한다.When the new data is to be stored in the flash memory 100 or a sector- or chip-level erase operation is to be performed, the finite state controller 102 may determine an address recognized as a command for state transition as in step 203. In order to confirm the type of the command, the command is loaded on the data and outputted to the control signal generator 101.

예를 들어, 섹터 단위의 지우기 동작을 수행하고자 하는 경우, 섹터 지우기 동작 모드로 천이하고, 플래시 메모리(100)의 칩 선택 신호(CSN), 섹터 지우기 인에이블 신호(SCT_ER)를 활성화시킨다. 이 후 플래시 메모리로 하여금 섹터 단위 지우기를 완료하는 데 필요한 시간에 해당하는 클록의 개수(tSER)를 카운트하면서 현재 상태를 유지한다. 클록의 개수(tSER) 만큼의 클록이 입력되면, 칩 지우기 인에이블 신호(CHP_ER)를 비활성화시키고 플래시 메모리에 대한 모든 종류의 액세스가금지되도록 하기 위해 액세스 금지 상태로 천이한다. 이 상태에서 미리 정의된 개수(tADN)의 클록이 입력되면 칩 선택 신호(CSN)를 비활성화시키면서 대기 모드로 천이한다. 이 때, 클록의 개수(tSER)와 설정된 개수(tADN)의 값은 플래시 메모리의 사양에 따라 소프트웨어적으로 변경이 가능하다.For example, when a sector-by-sector erase operation is to be performed, the processor enters the sector erase operation mode and activates the chip select signal CSN and the sector erase enable signal SCT_ER of the flash memory 100. Thereafter, the flash memory maintains its current state by counting the number of clocks tSER corresponding to the time required to complete the sector erase. When as many clocks as the number of clocks tSER are inputted, the chip erase enable signal CHP_ER is deactivated and transitions to the access inhibited state in order to prohibit all kinds of access to the flash memory. In this state, when a predetermined number of clocks tADN is input, the clock transition to the standby mode is made while deactivating the chip select signal CSN. At this time, the number of clocks tSER and the set number tADN can be changed in software according to the specification of the flash memory.

칩 단위의 지우기 동작을 수행하고자 하는 경우, 칩 지우기 동작 모드로 천이하고, 플래시 메모리(100)의 칩 선택 신호(CSN), 칩 지우기 인에이블 신호(CHP_ER)를 활성화시킨다. 이 후 플래시 메모리로 하여금 칩 단위 지우기를 완료하는 데 필요한 시간에 해당하는 클록의 개수(tCER)를 카운트하면서 현재 상태를 유지한다. 클록의 개수(tCER) 만큼의 클록이 입력되면 칩 지우기 인에이블 신호(CHP_ER)를 비활성화시키고 액세스 금지 상태로 천이한다. 이 상태에서 설정된 개수(tADN) 만큼의 클록이 입력되면 칩 선택 신호(CSN)를 비활성화시키면서 대기 모드로 천이한다. 이 때, 클록 개수(tCER)의 값은 플래시 메모리의 사양에 따라 소프트웨어적으로 변경이 가능하다.In the case of performing the erase operation in units of chips, the memory device enters the chip erase operation mode and activates the chip select signal CSN and the chip erase enable signal CHP_ER of the flash memory 100. Thereafter, the flash memory maintains its current state by counting the number of clocks (tCER) corresponding to the time required to complete the chip-by-chip erasure. When clocks corresponding to the number of clocks tCER are input, the chip erase enable signal CHP_ER is inactivated and the access transition state is prevented. In this state, when a predetermined number tADN of clocks are input, the clock transition to the standby mode is made while deactivating the chip select signal CSN. At this time, the value of the clock number tCER can be changed in software according to the specification of the flash memory.

1 바이트(byte) 쓰기 동작을 수행하고자 하는 경우, 1 바이트 쓰기 동작 모드로 천이하면서 데이터와 어드레스를 내부의 레지스터에 래치시킨다. 플래시 메모리(100)의 칩 선택 신호, 데이터 입력 인에이블 신호(WEN)를 활성화시키고, 래치된 데이터와 어드레스를 플래시 메모리(100)로 전달한 후 필요한 시간에 해당하는 클록의 개수(tPWR)를 카운트하면서 현재 상태를 유지한다. 클록 개수(tPWR) 만큼의 클록이 입력되면 데이터 입력 인에이블 신호(WEN)를 비활성화시키면서 액세스 금지 상태로 천이한다. 이 상태에서 또 다른 바이트 단위의 데이터 저장이 시도되는 경우에는 설정된 개수(tADN) 만큼의 클록이 입력된 후 칩 선택 신호(CSN)을 비활성화시키지 않고 다시 1 바이트 쓰기 동작 모드로 천이하며, 다른 종류의 액세스가 시도될 경우에는 칩 선택 신호(CSN)를 비활성화시키면서 대기 모드로 천이한 다음 적절한 상태로 천이한다. 이 때 클록의 개수(tPWR) 값은 플래시 메모리의 사양에 따라 소프트웨어적으로 변경이 가능하다.When a 1 byte write operation is to be performed, the data and address are latched in an internal register while transitioning to the 1 byte write operation mode. The chip select signal and the data input enable signal WEN of the flash memory 100 are activated, the latched data and the address are transferred to the flash memory 100, and the number of clocks tPWR corresponding to the required time is counted. Maintain the current state. When clocks corresponding to the clock number tPWR are inputted, the data input enable signal WEN is deactivated, and the state is shifted to the access inhibited state. In this state, when data storage is attempted for another byte unit, the clock is inputted as much as the set number tADN and then transitions back to the 1 byte write operation mode without deactivating the chip select signal CSN. When an access is attempted, the chip select signal CSN is inactivated, and then transitions to the standby mode, and then to an appropriate state. At this time, the number of clocks (tPWR) can be changed in software according to the specification of the flash memory.

상술한 바와 같이 본 발명은 내부 상태 표시 기능 또는 제어 회로가 내장되어 있지 않은 라이트-펄스 타입의 플래시 메모리에 대한 액세스를 제어하는 장치를 제공한다. 따라서 제어 회로가 내장되어 있지 않은 저가의 플래시 메모리를 필요로 하는 제품에 본 발명을 적용하여 마이크로프로세서 등의 능동 유닛과 플래시 메모리 간의 인터페이스 방식의 차이를 극복할 수 있다.As described above, the present invention provides an apparatus for controlling access to a light-pulse type flash memory that does not have an internal status display function or control circuit built therein. Therefore, the present invention can be applied to a product requiring a low-cost flash memory that does not have a built-in control circuit, thereby overcoming the difference in the interface between the flash memory and an active unit such as a microprocessor.

본 발명은 일반적인 메모리(SRAM, ROM 등)의 액세스에 필요한 신호들을 이용할 수 있도록 하고, 액세스에 소요되는 시간동안 다른 작업을 수행할 수 있도록 하므로써 안정적인 액세스가 이루어지고 시스템의 효율이 향상될 수 있도록 한다.According to the present invention, the signals required for accessing a general memory (SRAM, ROM, etc.) can be used and other operations can be performed for the time required for access, thereby achieving stable access and improving system efficiency. .

또한, 플래쉬 메모리의 비트 수와 어드레싱 공간의 크기에 따라 액세스 파라미터를 소프트웨어적으로 변경할 수 있도록 하므로써 장치의 구조 변경이 필요치 않으며, 플래시 메모리의 동작을 위한 제어 신호 생성 시 글리치(glitch) 발생이 방지되도록 하여 안정적인 액세스를 이룬다.In addition, the access parameters can be changed in software according to the number of bits of the flash memory and the size of the addressing space so that the structure of the device is not necessary and the glitch is prevented when generating the control signal for the operation of the flash memory. To achieve stable access.

Claims (6)

액세스하고자 하는 능동 유닛으로부터 출력되는 신호에 따라 플래쉬 메모리를 액세스하기 위한 플래쉬 메모리 액세스 제어 장치에 있어서,A flash memory access control apparatus for accessing a flash memory in accordance with a signal output from an active unit to be accessed, 상기 능동 유닛으로부터 전달되는 어드레스 및 데이터로부터 명령의 내용을 해석한 후 현재 상태와 비교하고 천이할 다음 상태를 결정하여 해당 동작 모드의 신호를 출력하는 유한 상태 제어부와,A finite state controller which interprets the contents of the command from the address and data transmitted from the active unit, compares it with the current state, determines a next state to transition to, and outputs a signal of a corresponding operation mode; 상기 유한 상태 제어부로부터 출력되는 신호에 따라 상기 플래시 메모리가 해당 모드로 동작되도록 제어 신호를 출력하는 제어신호 생성부와,A control signal generator for outputting a control signal to operate the flash memory according to a signal output from the finite state controller; 상기 능동 유닛으로부터 입력되는 리셋 해제 신호에 따라 상기 플래쉬 메모리의 리셋 상태를 해제시키고, 소정 시간 지연된 상기 리셋 해제 신호를 상기 유한상태 제어부 및 제어신호 생성부로 각각 출력하는 리셋신호 지연부를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 액세스 제어 장치.And a reset signal delay unit for releasing a reset state of the flash memory according to a reset release signal input from the active unit, and outputting the reset release signal delayed for a predetermined time to the finite state controller and the control signal generator, respectively. Flash memory access control device. 제 1 항에 있어서,The method of claim 1, 상기 플래쉬 메모리는 내부 상태 표시 기능과 제어 회로가 내장되어 있지 않은 라이트-펄스 타입인 것을 특징으로 하는 플래쉬 메모리 액세스 제어 장치.And the flash memory is a write-pulse type having no internal status display function and a control circuit built therein. 액세스하고자 하는 능동 유닛으로부터 출력되는 신호에 따라 플래쉬 메모리를 액세스하기 위한 플래쉬 메모리 액세스 제어 방법에 있어서,A flash memory access control method for accessing a flash memory according to a signal output from an active unit to be accessed, the method comprising: 상기 플래쉬 메모리의 리셋 상태가 해제된 후 리셋 지연부로부터 공급되는 리셋 해제 신호에 따라 리셋 상태에서 준비 상태로 천이하는 제 1 단계와,A first step of transitioning from a reset state to a ready state according to a reset release signal supplied from a reset delay unit after the reset state of the flash memory is released; 상기 능동 유닛으로부터 입력되는 라이트 인에이블 신호, 어드레스 및 데이터의 명령 부분을 조합하여 어느 동작 모드에 해당하는 지를 검사하는 제 2 단계와,A second step of checking which operation mode corresponds to a combination of a command portion of a write enable signal, an address and data input from the active unit; 상기 제 2 단계에서 결정된 동작 모드에 해당되는 신호를 제어신호 생성부로 출력한 후 대기 상태를 천이하는 제 3 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 액세스 제어 방법.And a third step of translating the standby state after outputting a signal corresponding to the operation mode determined in the second step to the control signal generator. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 3 단계는 상기 플래시 메모리의 칩 선택 신호 및 섹터 지우기 인에이블 신호를 활성화시키는 단계와,The third step may include activating a chip select signal and a sector erase enable signal of the flash memory; 상기 플래시 메모리의 섹터 단위 지우기를 완료하는 데 필요한 시간에 해당하는 클록의 개수를 카운트하면서 현재 상태를 유지하는 단계와,Maintaining a current state while counting the number of clocks corresponding to a time required to complete a sector-by-sector erasure of the flash memory; 상기 개수 만큼의 클록이 입력되면 칩 지우기 인에이블 신호를 비활성화시키고 액세스 금지 상태로 천이하는 단계와,Deactivating the chip erase enable signal and transitioning to an access inhibited state when the number of clocks is input; 설정된 개수의 클록이 입력되면 상기 칩 선택 신호를 비활성화시키면서 대기모드로 천이하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리 액세스 제어 방법.And transiting to a standby mode while deactivating the chip select signal when a predetermined number of clocks are input. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 3 단계는 상기 플래시 메모리의 칩 선택 신호 및 칩 지우기 인에이블 신호를 활성화시키는 단계와,The third step may include activating a chip select signal and a chip erase enable signal of the flash memory; 상기 플래시 메모리의 칩 단위 지우기를 완료하는 데 필요한 시간에 해당하는 클록의 개수를 카운트하면서 현재 상태를 유지하는 단계와,Maintaining the current state while counting the number of clocks corresponding to the time required to complete the chip-by-chip erasure of the flash memory; 상기 개수 만큼의 클록이 입력되면 칩 지우기 인에이블 신호를 비활성화시키고 액세스 금지 상태로 천이하는 단계와,Deactivating the chip erase enable signal and transitioning to an access inhibited state when the number of clocks is input; 설정된 개수 만큼의 클록이 입력되면 상기 칩 선택 신호를 비활성화시키면서 대기 모드로 천이하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리 액세스 제어 방법.And transiting to the standby mode while deactivating the chip select signal when a predetermined number of clocks are input. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 3 단계는 상기 능동 유닛으로부터 입력되는 데이터와 어드레스를 내부의 레지스터에 래치시키는 단계와,The third step includes latching data and an address input from the active unit into an internal register; 상기 플래시 메모리의 칩 선택 신호 및 데이터 입력 인에이블 신호를 활성화시키고, 래치된 상기 데이터와 어드레스를 플래시 메모리로 전달하는 단계와,Activating a chip select signal and a data input enable signal of the flash memory and transferring the latched data and address to a flash memory; 필요한 시간에 해당하는 클록의 개수를 카운트하면서 현재 상태를 유지하는 단계와,Maintaining the current state by counting the number of clocks corresponding to the required time; 상기 개수 만큼의 클록이 입력되면 상기 데이터 입력 인에이블 신호를 비활성화시키면서 액세스 금지 상태로 천이하는 단계와,Transitioning to an access inhibited state while deactivating the data input enable signal when the number of clocks is input; 다른 바이트 단위의 데이터 저장이 시도되는 경우 설정된 개수 만큼의 클록이 입력된 후 상기 칩 선택 신호을 비활성화시키지 않고 다시 1 바이트 쓰기 동작 모드로 천이하는 단계와,Transitioning to a one byte write operation mode without deactivating the chip select signal after inputting a predetermined number of clocks when data storage of another byte unit is attempted; 다른 종류의 액세스가 시도될 경우 상기 칩 선택 신호를 비활성화시키면서 대기 모드로 천이한 다음 적절한 상태로 천이하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리 액세스 제어 방법.Transitioning to a standby mode while deactivating the chip select signal when another type of access is attempted, and then transitioning to an appropriate state.
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