KR20030058303A - Low voltage detect circuit - Google Patents

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KR20030058303A
KR20030058303A KR1020010088719A KR20010088719A KR20030058303A KR 20030058303 A KR20030058303 A KR 20030058303A KR 1020010088719 A KR1020010088719 A KR 1020010088719A KR 20010088719 A KR20010088719 A KR 20010088719A KR 20030058303 A KR20030058303 A KR 20030058303A
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조병선
김선민
차욱진
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주식회사 하이닉스반도체
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Abstract

PURPOSE: A low voltage sense circuit is provided to remove a ripple of an internal supply voltage by using a schmitt circuit having hysteresis. CONSTITUTION: A low voltage sense circuit includes a band gap reference voltage generation portion(210), a voltage divider portion(220), a ripple shield portion(230), and a comparator portion(240). The band gap reference voltage generation portion generates a reference voltage. The voltage divider portion receives an enable signal, divides an internal supply voltage, and outputs the divided voltage. The ripple shield portion removes the ripples from the divided voltage of the voltage divider portion. The comparator portion compares the internal supply voltage of the ripple shield portion with a reset threshold voltage of the voltage divider portion and outputs a reset signal.

Description

저전압 감지 회로{LOW VOLTAGE DETECT CIRCUIT}LOW VOLTAGE DETECT CIRCUIT}

본 발명은 저전압 감지(Low Voltage Detect) 회로에 관한 것으로, 특히 전원의 노이즈(Noise) 만큼 히스테리시스(Hysteresis)를 갖는 슈미트 트리거 회로를 장착하여 전원 노이즈에 의한 시스템 리셋을 방지하는 저전압 감지 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a low voltage detection circuit, and more particularly, to a low voltage detection circuit having a Schmitt trigger circuit having hysteresis as much as noise of a power supply to prevent a system reset by power supply noise. .

일반적으로, 저전압 감지 회로는 전원 전압이 변동될 때 파워를 리셋하는데 필요한 신호를 생성하기 위한 것으로, 이러한 리셋 과정을 통하여 정확한 모드 변환이 가능하게 된다. 또한 슈미트 트리거 회로는 전압이 증가할 때와 감소할 때 서로 다른 값에서 상태를 바꾸는 히스테리시스(Hysteresis) 특성을 갖는 회로로서, 대개 입력 파형을 구형파로 변환하게 된다.In general, the low voltage sensing circuit is to generate a signal required to reset the power when the power supply voltage changes, and this reset process enables accurate mode switching. In addition, the Schmitt trigger circuit has a hysteresis characteristic that changes state at different values as the voltage increases and decreases, and usually converts an input waveform into a square wave.

종래의 저전압 감지 회로의 구성은, 도 1에 도시된 바와 같이, 내부 전원 전압(VDD) 단자에 드레인 단자가 연결되고, 게이트 단자로 인에이블 신호를 입력받는 트랜지스터; 기준 전압(Vref)을 만드는 밴드 갭(Band Gap) 기준 전압 발생부(110); 내부 전원 전압을 분할하여 제1 노드(A)를 만드는 제1 저항(R11) 및 제2 저항(R12)으로 구성된 전압 분할 부(120); 및 상기 제1 노드(A)의 전압과 리셋 문턱 전압을 비교하여 LVD(Low Voltage Detect) 출력을 생성하는 비교기(130)로 구성된다.As shown in FIG. 1, the conventional low voltage sensing circuit includes a transistor having a drain terminal connected to an internal power supply voltage (VDD) terminal and receiving an enable signal through a gate terminal; A band gap reference voltage generator 110 to generate a reference voltage V ref ; A voltage dividing unit 120 including a first resistor R 11 and a second resistor R 12 for dividing an internal power supply voltage to form a first node A; And a comparator 130 for generating a low voltage detect (LVD) output by comparing the voltage of the first node A with a reset threshold voltage.

상기 비교기(130)는 크로스 커플형(cross-coupled type)의 증폭기 구조로서, 두 개의 PMOS 트랜지스터(p11, p12)가 서로 크로스 커플링되어 있고, 각각 소스 단자로는 내부 전원 전압을 인가받으며, 드레인 단자는 LVD 출력 단자에 연결된다. 또한, 두 개의 NMOS 트랜지스터(n11, n12)는 각각의 드레인 단자가 상기 두 개의 PMOS 트랜지스터(p11, p12)의 드레인 단자에 연결되고, 소스 단자가 서로 연결되며, 제1 NMOS 트랜지스터(n11)의 게이트 단자가 상기 제1 노드(A)에 연결되고, 제2NMOS 트랜지스터(n12)의 게이트 단자가 상기 밴드 갭 레퍼런스 회로의 출력을 받는다. 한편, 제3 NMOS 트랜지스터(n13)는 드레인 단자가 상기 제2 NMOS 트랜지스터(n12)의 소스 단자에 연결되고, 소스 단자가 접지되며, 게이트 단자가 인에이블 신호 입력을 받도록 구성되어 있다.The comparator 130 is a cross-coupled amplifier structure, in which two PMOS transistors p11 and p12 are cross-coupled with each other, and an internal power supply voltage is applied to a source terminal, respectively, and a drain The terminal is connected to the LVD output terminal. In addition, the two NMOS transistors n11 and n12 have respective drain terminals connected to drain terminals of the two PMOS transistors p11 and p12, source terminals connected to each other, and a gate of the first NMOS transistor n11. A terminal is connected to the first node A, and the gate terminal of the second NMOS transistor n12 receives the output of the band gap reference circuit. Meanwhile, the third NMOS transistor n13 is configured such that a drain terminal is connected to the source terminal of the second NMOS transistor n12, the source terminal is grounded, and the gate terminal receives an enable signal input.

상술한 종래의 저전압 감지 회로는 도 2에 도시된 바와 같은 동작 파형을 보이는 데, 상기 도 2의 의해서도 알 수 있듯이, 내부 전원 전압(VDD)에 약간의 노이즈만 있어도(구간 a1 및 구간 b1) 리셋 문턱 전압 위아래로 변화하므로, 이에 따라 리셋 신호(LVD)를 출력하여 시스템을 리셋하는 문제점이 있었다.The conventional low voltage detection circuit described above shows an operating waveform as shown in FIG. 2, and as can be seen from FIG. 2, even when there is only a little noise in the internal power supply voltage VDD (section a1 and section b1) Since the threshold voltage changes above and below, there is a problem in that the system is reset by outputting the reset signal LVD.

상기 문제점을 해결하기 위하여 안출된 본 발명은 내부 전원 전압을 사용하는 저전압 감지 회로에 있어서, 전원의 노이즈로 인한 리셋을 방지하는 안정적인 저전압 감지 회로를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention devised to solve the above problems is to provide a stable low voltage sensing circuit for preventing reset due to noise of a power source in a low voltage sensing circuit using an internal power supply voltage.

도 1은 종래 기술에 따른 저전압 감지 회로도,1 is a low voltage sensing circuit diagram according to the prior art,

도 2는 종래 기술에 따른 저전압 감지 회로의 동작 타이밍도,2 is an operation timing diagram of a low voltage sensing circuit according to the prior art;

도 3은 본 발명의 일 실시예에 따른 저전압 감지 회로도,3 is a low voltage sensing circuit diagram according to an embodiment of the present invention;

도 4는 본 발명의 일 실시예에 따른 저전압 감지 회로의 동작 타이밍도.4 is an operation timing diagram of a low voltage sensing circuit according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

210 : 밴드 갭 기준전압 발생부210: band gap reference voltage generator

220 : 전압 분할부220: voltage divider

230 : 리플 차단부230: ripple blocking

240 : 비교부240: comparison unit

상기 목적을 달성하기 위하여 본 발명의 저전압 감지 회로는, 기준 전압을 생성하여 인가하는 밴드 갭 기준 전압 발생 수단; 내부 전원 전압에 연결되고 인에이블 신호를 받아 상기 내부 전원 전압을 분할하여 출력하는 전압 분할 수단; 상기 전압 분할 수단에서 입력받은 전압의 리플을 제거하여 출력하는 리플 차단 수단; 및 상기 리플 차단 수단으로부터 입력받은 내부 전원 전압 상기 전압 분할 수단에의해 결정된 리셋 문턱 전압을 비교하고, 리셋 신호를 출력하는 비교 수단을 포함하여 이루어진다.In order to achieve the above object, the low voltage sensing circuit of the present invention comprises: band gap reference voltage generating means for generating and applying a reference voltage; Voltage dividing means connected to an internal power supply voltage and receiving an enable signal to divide and output the internal power supply voltage; Ripple blocking means for removing and outputting the ripple of the voltage input from the voltage dividing means; And comparing means for comparing the reset threshold voltage determined by the voltage dividing means with the internal power supply voltage received from the ripple blocking means, and outputting a reset signal.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 3은 본 발명의 일 실시예에 의한 저전압 감지 회로를 나타낸 것으로, 본 발명의 저 전압 감지 회로는, 밴드 갭 기준 전압 발생부(210), 전압 분할부(220), 리플(ripple) 차단부(230) 및 비교부(240)를 포함하고 있다.3 illustrates a low voltage detection circuit according to an embodiment of the present invention, wherein the low voltage detection circuit includes a band gap reference voltage generator 210, a voltage divider 220, and a ripple breaker. 230 and the comparison unit 240 is included.

또한, 밴드 갭 기준 전압 발생부(210)는 기준 전압을 생성하여 후술하는 비교부(240)에 인가하는 역할을 한다.In addition, the band gap reference voltage generator 210 may generate a reference voltage and apply the generated reference voltage to the comparator 240 to be described later.

한편, 전압 분할부(220)는 외부로부터 인가받은 내부 전원 전압을 일정한 비율로 분할하여 그 전압을 후술하는 리플 차단부(230)로 출력하는 역할을 한다. 여기서 상기 전압 분할부(220)는 제1 NMOS 트랜지스터(n21), 제1 저항(R21) 및 제2 저항(R22)으로 구성되어 있다.On the other hand, the voltage dividing unit 220 divides the internal power supply voltage applied from the outside at a constant ratio and serves to output the voltage to the ripple blocking unit 230 to be described later. The voltage divider 220 includes a first NMOS transistor n21, a first resistor R 21 , and a second resistor R 22 .

상기 전압 분할부(220) 내에 장착된 제1 NMOS 트랜지스터(n21)는 드레인 단자가 내부 전원 전압에 연결되고, 게이트 단자는 인에이블 신호를 입력받으며, 소스 단자는 후술하는 제1 저항(R21)에 연결된다.In the first NMOS transistor n21 mounted in the voltage divider 220, a drain terminal is connected to an internal power supply voltage, a gate terminal receives an enable signal, and a source terminal is a first resistor R 21 to be described later. Is connected to.

상기 전압 분할부(220) 내에 장착된 제1 저항(R21)은, 한쪽은 상기 제1 NMOS 트랜지스터(n11)의 소스 단자에 연결되고, 다른 한쪽은 노드(B)를 형성한다.The first resistor R 21 mounted in the voltage divider 220 is connected to the source terminal of the first NMOS transistor n11 and the other to form a node B.

또한, 상기 전압 분할부(220) 내에 장착된 제2 저항(R22)은, 한쪽은 상기 노드(B)에 연결되고, 다른 한쪽은 접지된다.In addition, one side of the second resistor R 22 mounted in the voltage divider 220 is connected to the node B, and the other side is grounded.

한편, 리플 차단부(230)는 전원 리플에 해당하는 히스테리시스를 가지며, 상기 전압 분할부(220)에서 인가받은 전압을 리플을 제거하여 후술하는 비교부(240)로 출력하는 역할을 한다. 여기서 상기 리플 차단부(230)는 전원 리플에 해당하는 히스테리시스를 가지는 슈미트 트리거 회로로 구성된다.On the other hand, the ripple blocking unit 230 has a hysteresis corresponding to the power ripple, and serves to output the voltage applied from the voltage divider 220 to the comparator 240 to remove the ripple to be described later. Here, the ripple blocking unit 230 is composed of a Schmitt trigger circuit having hysteresis corresponding to power ripple.

또한, 상기 비교부(240)는 상기 밴드 갭 기준 전압 발생부(210)로부터 기준전압을 입력받고, 상기 리플 차단부(230)로부터 내부 전원 전압을 입력받으며, 내부 전원 전압(VDD)과 리셋 문턱 전압을 비교하여 출력단자로 리셋 신호를 출력하는 역할을 한다. 여기서 상기 비교부(240)는 제1 PMOS 트랜지스터(p21), 제2 PMOS 트랜지스터(p22), 제2 NMOS 트랜지스터(n22), 제3 NMOS 트랜지스터(n23) 및 제4 NMOS 트랜지스터(n24)를 포함하고 있다.In addition, the comparison unit 240 receives a reference voltage from the band gap reference voltage generator 210, receives an internal power supply voltage from the ripple blocking unit 230, an internal power supply voltage VDD, and a reset threshold. Compares the voltage and outputs the reset signal to the output terminal. The comparison unit 240 may include a first PMOS transistor p21, a second PMOS transistor p22, a second NMOS transistor n22, a third NMOS transistor n23, and a fourth NMOS transistor n24. have.

상기 비교부(240) 내에 장착된 제1 PMOS 트랜지스터(p21)는 소스 단자로 내부 전원 전압을 입력받고 후술하는 제2 PMOS 트랜지스터(p22)와 크로스 커플링되어 있다.The first PMOS transistor p21 mounted in the comparator 240 receives an internal power supply voltage through a source terminal and is cross-coupled with a second PMOS transistor p22 which will be described later.

또한, 상기 비교부(240) 내에 장착된 제2 PMOS 트랜지스터(p22)는 소스 단자로 내부 전원 전압을 입력받고 상기 제1 PMOS 트랜지스터(p21)와 크로스 커플링되어 있다.In addition, the second PMOS transistor p22 mounted in the comparator 240 receives an internal power supply voltage through a source terminal and is cross-coupled with the first PMOS transistor p21.

한편, 상기 비교부(240) 내에 장착된 제2 NMOS 트랜지스터(n22)는 게이트 단자로 상기 리플 차단부(230)의 출력을 입력받고, 드레인 단자는 상기 제1 PMOS 트랜지스터(p21)의 드레인 단자에 연결되어 있으며, 소스 단자는 후술하는 제4 NMOS 트랜지스터(n24)의 드레인 단자에 연결되어 있다.Meanwhile, the second NMOS transistor n22 mounted in the comparator 240 receives the output of the ripple blocking unit 230 as a gate terminal, and the drain terminal is connected to the drain terminal of the first PMOS transistor p21. The source terminal is connected to the drain terminal of the fourth NMOS transistor n24 described later.

또한, 상기 비교부(240) 내에 장착된 제3 NMOS 트랜지스터(n23)는 게이트 단자로 상기 밴드 갭 기준 전압부(210)에서 출력하는 기준 전압을 입력받고, 드레인 단자는 상기 제2 NMOS 트랜지스터(p21)의 드레인 단자에 연결되어 있으며, 소스 단자는 후술하는 제4 NMOS 트랜지스터(n24)의 드레인 단자에 연결되어 있다.In addition, the third NMOS transistor n23 mounted in the comparator 240 receives a reference voltage output from the band gap reference voltage unit 210 as a gate terminal, and the drain terminal receives the second NMOS transistor p21. ) Is connected to the drain terminal of the fourth NMOS transistor n24, which will be described later.

한편, 상기 비교부(240) 내에 장착된 제4 NMOS 트랜지스터(n24)는, 게이트 단자로 상기 인에이블 신호를 입력받으며, 드레인 단자는 상기 제2 NMOS 트랜지스터(n22) 및 제3 NMOS 트랜지스터(n23)의 소스 단자에 연결되고, 소스 단자는 접지되어 있다.Meanwhile, the fourth NMOS transistor n24 mounted in the comparator 240 receives the enable signal through a gate terminal, and the drain terminal has the second NMOS transistor n22 and the third NMOS transistor n23. Is connected to the source terminal, and the source terminal is grounded.

상술한 본 발명의 저전압 감지회로의 동작은 다음과 같다.The operation of the low voltage detection circuit of the present invention described above is as follows.

내부 전원 전압(VDD)는 상기 전압 분할부(220) 내에 장착된 제1 저항(R21) 및 제2 저항(R22)에 의해 분할되고, 이 분할 전압은 상기 리플 차단부(230)로 입력된다. 그 다음에, 상기 리플 차단부(230) 내에 장착된 슈미트 트리거 회로에 의하여 노이즈가 제거된 내부 전원 전압이 상기 비교부(240)로 입력되면, 상기비교부(240)는 전원 전압과 상기 제1 저항(R21) 및 제2 저항(R22)에 의해 결정된 리셋 문턱 전압을 비교하여 전원 전압이 상기 리셋 문턱 전압 이하인 경우에 리셋 신호(LVD)를 출력한다.The internal power supply voltage VDD is divided by the first resistor R 21 and the second resistor R 22 mounted in the voltage divider 220, and the divided voltage is input to the ripple blocking unit 230. do. Next, when the internal power supply voltage from which noise is removed by the Schmitt trigger circuit mounted in the ripple blocking unit 230 is input to the comparison unit 240, the comparison unit 240 supplies the power supply voltage and the first voltage. The reset threshold voltage determined by the resistor R 21 and the second resistor R 22 is compared to output a reset signal LVD when the power supply voltage is less than or equal to the reset threshold voltage.

도 4는 본 발명에 의한 저전압 감지 회로의 동작 타이밍도로써, 본 발명의 저전압 감지 회로에 의하여 노이즈로 인한 리셋 신호 발생이 제거된 것을 보인다. 즉, 종래의 저전압 감지 회로에 의하면 도 2의 a1 구간이나 b1 구간과 같이 노이즈에 의하여 시스템이 리셋되었지만, 본 발명의 저전압 감지 회로에 의하면 a2 구간이나 b2 구간과 같이 노이즈에 영향을 받지 않는 안정적인 리셋 신호를 출력하게 된다.4 is an operation timing diagram of the low voltage sensing circuit according to the present invention, and shows that the reset signal generation due to noise is eliminated by the low voltage sensing circuit of the present invention. That is, according to the conventional low voltage detection circuit, the system is reset by noise as in the a1 section or the b1 section in FIG. 2, but according to the low voltage sensing circuit of the present invention, the stable reset is not affected by the noise as in the a2 section or the b2 section. Will output a signal.

이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.The present invention described above is capable of various substitutions, modifications, and changes without departing from the technical spirit of the present invention for those skilled in the art to which the present invention pertains. It is not limited to the drawings shown.

본 발명은, 내부 전원 전압의 리플을 히스테리시스를 갖는 슈미트 회로를 사용하여 제거해 줌으로써, 내부 전원 전압에 약간의 노이즈만 있어도 리셋 문턱 전압 위아래로 변화하여 이에 따라 시스템을 리셋하는 문제점을 해결하는 이점이 있다.The present invention eliminates the ripple of the internal power supply voltage by using a Schmitt circuit having hysteresis, thereby eliminating the problem of resetting the system by changing the voltage above and below the reset threshold voltage even with a slight noise in the internal power supply voltage. .

Claims (6)

기준 전압을 생성하여 인가하는 밴드 갭 기준 전압 발생 수단;Band gap reference voltage generating means for generating and applying a reference voltage; 내부 전원 전압에 연결되고 인에이블 신호를 받아 상기 내부 전원 전압을 분할하여 출력하는 전압 분할 수단;Voltage dividing means connected to an internal power supply voltage and receiving an enable signal to divide and output the internal power supply voltage; 상기 전압 분할 수단에서 입력받은 전압의 리플을 제거하여 출력하는 리플 차단 수단; 및Ripple blocking means for removing and outputting the ripple of the voltage input from the voltage dividing means; And 상기 리플 차단 수단으로부터 입력받은 내부 전원 전압 상기 전압 분할 수단에 의해 결정된 리셋 문턱 전압을 비교하고, 리셋 신호를 출력하는 비교 수단Comparison means for comparing the reset threshold voltage determined by the voltage dividing means with the internal power supply voltage received from the ripple blocking means, and outputting a reset signal; 을 포함하는 것을 특징으로 하는 저전압 감지 회로.Low voltage sensing circuit comprising a. 제 1항에 있어서, 상기 전압 분할 수단은,The method of claim 1, wherein the voltage dividing means, 게이트 단자로 인에이블 신호를 입력받고 드레인 단자로 상기 내부 전원 전압을 입력받는 제1 NMOS 트랜지스터;A first NMOS transistor receiving an enable signal through a gate terminal and the internal power supply voltage through a drain terminal; 한쪽은 상기 제1 NMOS 트랜지스터의 소스 단자에 연결되고, 다른 한쪽은 제1 노드를 형성하는 제1 저항; 및A first resistor connected to the source terminal of the first NMOS transistor and the other forming a first node; And 한쪽은 상기 제1 노드에 연결되고, 다른 한쪽은 접지된 제2 저항A second resistor connected to the first node at one end and grounded at the other 을 포함하는 것을 특징으로 하는 저전압 감지 회로.Low voltage sensing circuit comprising a. 제 1 항에 있어서,The method of claim 1, 상기 리플 차단 수단은, 상기 내부 전원 전압의 리플에 해당하는 히스테리시스를 갖는 슈미트 회로인 것을 특징으로 하는 저전압 감지 회로.And the ripple blocking means is a Schmitt circuit having hysteresis corresponding to the ripple of the internal power supply voltage. 제 1 항에 있어서, 상기 비교 수단은,The method of claim 1, wherein the comparison means, 소스 단자로 내부 전원 전압을 입력받는 제1 PMOS 트랜지스터;A first PMOS transistor receiving an internal power supply voltage through a source terminal; 소스 단자로내부 전원 전압을 입력받고, 상기 제1 PMOS 트랜지스터와 크로스 커플링되어 있는 제2 PMOS 트랜지스터;A second PMOS transistor receiving an internal power supply voltage through a source terminal and cross-coupled with the first PMOS transistor; 게이트 단자로 상기 리플 차단 수단의 출력을 입력받고, 드레인 단자는 상기 제1 PMOS 트랜지스터에 연결되어 있는 제2 NMOS 트랜지스터;A second NMOS transistor receiving an output of the ripple blocking means through a gate terminal, and a drain terminal connected to the first PMOS transistor; 게이트 단자로 상기 밴드 갭 기준 전압 발생 수단의 출력을 입력받고, 드레인 단자는 상기 제2 PMOS 트랜지스터에 연결되어 있는 제3 NMOS 트랜지스터;A third NMOS transistor receiving an output of the band gap reference voltage generating means from a gate terminal and having a drain terminal connected to the second PMOS transistor; 소스 단자로 인에이블 신호를 입력받고, 드레인 단자는 상기 제2 NMOS 트랜지스터 및 제3 NMOS 트랜지스터의 소스 단자에 연결되며, 소스 단자는 접지된 제4 NMOS 트랜지스터An enable signal is input to a source terminal, a drain terminal is connected to source terminals of the second and third NMOS transistors, and the source terminal is grounded; 를 포함하는 것을 특징으로 하는 저전압 감지 회로.Low voltage sensing circuit comprising a. 제 2 항에 있어서,The method of claim 2, 상기 리플 차단 수단은, 상기 내부 전원 전압의 리플에 해당하는 히스테리시스를 갖는 슈미트 회로인 것을 특징으로 하는 저전압 감지 회로.And the ripple blocking means is a Schmitt circuit having hysteresis corresponding to the ripple of the internal power supply voltage. 제 2 항, 제 3 항 및 제 5항 중 어느 한 항에 있어서, 상기 비교 수단은,The method of claim 2, 3 or 5, wherein the comparison means, 소스 단자로 내부 전원 전압을 입력받는 제1 PMOS 트랜지스터;A first PMOS transistor receiving an internal power supply voltage through a source terminal; 소스 단자로내부 전원 전압을 입력받고, 상기 제1 PMOS 트랜지스터와 크로스 커플링되어 있는 제2 PMOS 트랜지스터;A second PMOS transistor receiving an internal power supply voltage through a source terminal and cross-coupled with the first PMOS transistor; 게이트 단자로 상기 리플 차단 수단의 출력을 입력받고, 드레인 단자는 상기 제1 PMOS 트랜지스터에 연결되어 있는 제2 NMOS 트랜지스터;A second NMOS transistor receiving an output of the ripple blocking means through a gate terminal, and a drain terminal connected to the first PMOS transistor; 게이트 단자로 상기 밴드 갭 기준 전압 발생 수단의 출력을 입력받고, 드레인 단자는 상기 제2 PMOS 트랜지스터에 연결되어 있는 제3 NMOS 트랜지스터;A third NMOS transistor receiving an output of the band gap reference voltage generating means from a gate terminal and having a drain terminal connected to the second PMOS transistor; 소스 단자로 인에이블 신호를 입력받고, 드레인 단자는 상기 제2 NMOS 트랜지스터 및 제3 NMOS 트랜지스터의 소스 단자에 연결되며, 소스 단자는 접지된 제4 NMOS 트랜지스터An enable signal is input to a source terminal, a drain terminal is connected to source terminals of the second and third NMOS transistors, and the source terminal is grounded; 를 포함하는 것을 특징으로 하는 저전압 감지 회로.Low voltage sensing circuit comprising a.
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KR100850141B1 (en) * 2007-07-03 2008-08-04 주식회사 동부하이텍 Design method for suppressing signal noise of semiconductor device
CN110244093A (en) * 2018-03-08 2019-09-17 爱思开海力士有限公司 Low-voltage detection circuit and the memory device for including the low-voltage detection circuit

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