KR20030056803A - 반도체 소자의 다마신 금속 배선 형성 방법 - Google Patents

반도체 소자의 다마신 금속 배선 형성 방법 Download PDF

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Abstract

본 발명의 반도체 소자의 다마신 금속 배선 형성 방법은, 반도체 기판 위의 제1 절연막상에 제1 금속막 패턴을 형성하는 단계와, 제1 금속막 패턴 위에 제2 절연막을 형성하는 단계와, 제2 절연막 내에 제1 금속막 패턴의 일부 표면을 노출시키는 컨택 홀을 형성하는 단계와, 컨택 홀을 채우는 제2 금속막 패턴을 형성하는 단계와, 제2 금속막 패턴의 상부 일정 부분이 돌출되도록 제2 절연막의 상부를 제거하는 단계, 및 제2 절연막 및 제2 금속막 패턴 위에 제3 절연막을 형성하는 단계를 포함한다.

Description

반도체 소자의 다마신 금속 배선 형성 방법{Method for fabricating damascene metal interconnection of semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 다마신 금속 배선 형성 방법에 관한 것이다.
최근 반도체 소자의 집적도가 증가하면서 금속 배선을 형성하기 위하여 다마신(damascene) 공정이 많이 사용되고 있다. 다마신 공정은, 먼저 층간 절연막을 관통하여 하부 금속막의 일부 표면을 노출시키는 컨택 홀을 형성하고, 다음에 이 컨택 홀을 상부 금속막으로 채운 다음 평탄화 공정을 수행함으로써 금속 배선을 형성하는 방법이다.
도 1 내지 도 3은 종래의 다마신 금속 배선 형성 방법의 일 예와 그 문제점을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, 반도체 기판(100) 위의 제1 절연막(110)상에 제1 금속막 패턴(120)을 형성한다. 도면에 도시되어 있지 않지만은, 제1 금속막 패턴(120)은 반도체 기판(100)의 소정 영역, 예컨대 액티브 영역과 전기적으로 컨택될 수 있다. 다음에 제1 금속막 패턴(120) 위에 제2 절연막(130)을 형성한다. 다음에 제2 절연막(130) 내에 제1 금속막 패턴(120)의 일부 표면을 노출시키는 컨택 홀(140)을 형성한다.
다음에 도 2를 참조하면, 컨택 홀(140)을 채우면서 제2 절연막(130)을 덮도록 제2 금속막(150)을 형성한다. 제2 금속막(150)은 컨택 홀(140)을 통해 제1 금속막 패턴(120)과 직접 컨택된다.
다음에 도 3을 참조하면, 평탄화 공정, 예컨대 화학적 기계적 폴리싱(CMP; Chemical Mechanical Polishing) 공정을 사용하여 제2 절연막(130)의 표면이 노출되도록 제2 금속막(도 2의 140)의 일부가 제거된 제2 금속막 패턴(145)을 형성한다. 그리고 제2 절연막(130) 및 제2 금속막 패턴(145) 위에 제3 절연막(미도시)을 형성한다.
그런데 상기 평탄화 공정을 수행한 후에, 제2 절연막(130) 표면에는 잔여 금속물(150)이 남아 있게 된다. 비록 평탄화 공정을 수행한 후에 세정 공정을 수행하더라도 상기 잔여 금속물(150)이 완전히 제거되지 않는 경우가 대부분이다. 이와 같이 잔여 금속물(150)이 남아 있게 되면 소자 내의 누설 전류 통로 역할을 하여 누설 전류량이 증가되고, 이에 따라 소자의 전기적인 특성이 열화된다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 잔여 금속물을 완전히 제거되도록 함으로써 소자의 누설 전류량의 증가를 억제할 수 있는 반도체 소자의 다마신 금속 배선 형성 방법을 제공하는 것이다.
도 1 내지 도 3은 종래의 다마신 금속 배선 형성 방법의 일 예와 그 문제점을 설명하기 위하여 나타내 보인 단면도들이다.
도 4 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 다마신 금속 배선 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 9 및 도 10은 본 발명의 다른 실시예에 따른 반도체 소자의 다마신 금속 배선 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 소자의 다마신 금속 배선 형성 방법은, 반도체 기판 위의 제1 절연막상에 제1 금속막 패턴을 형성하는 단계; 상기 제1 금속막 패턴 위에 제2 절연막을 형성하는 단계; 상기 제2 절연막 내에 상기 제1 금속막 패턴의 일부 표면을 노출시키는 컨택 홀을 형성하는 단계: 상기 컨택 홀을 채우는 제2 금속막 패턴을 형성하는 단계: 상기 제2 금속막 패턴의 상부 일정 부분이 돌출되도록 상기 제2 절연막의 상부를 제거하는 단계: 및 상기 제2 절연막 및 상기 제2 금속막 패턴 위에 제3 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제2 금속막 패턴을 형성하는 단계는, 상기 컨택 홀을 채우면서 상기 제2 절연막을 덮는 제2 금속막을 형성하는 단계, 및 상기 제2 절연막의 표면이 노출되도록 평탄화 공정을 수행하는 단계를 포함하는 것이 바람직하다.
상기 제2 절연막의 상부를 제거하는 단계는, 상기 제2 절연막과 상기 제2 금속막 패턴의 식각 선택비를 이용한 건식 식각 공정을 사용하여 수행하는 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 소자의 다마신 금속 배선 형성 방법은, 반도체 기판 위의 제1 절연막상에 제1 금속막 패턴을 형성하는 단계; 상기 제1 금속막 패턴 위에 제2 절연막을 형성하는 단계; 상기 제2 절연막 내에 상기 제1 금속막 패턴의 일부 표면을 노출시키는 컨택 홀을 형성하는 단계: 상기 컨택 홀을 채우는 제2 금속막 패턴을 형성하는 단계: 상기 제2 절연막의 상부 일정 부분이 돌출되도록 상기 제2 금속막 패턴의 상부를 제거하는 단계: 및 상기 제2 절연막 및 상기 제2 금속막 패턴 위에 제3 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제2 금속막 패턴을 형성하는 단계는, 상기 컨택 홀을 채우면서 상기 제2 절연막을 덮는 제2 금속막을 형성하는 단계, 및 상기 제2 절연막의 표면이 노출되도록 평탄화 공정을 수행하는 단계를 포함하는 것이 바람직하다.
상기 제2 금속막 패턴의 상부를 제거하는 단계는, 상기 제2 절연막과 상기 제2 금속막 패턴의 식각 선택비를 이용한 건식 식각 공정을 사용하여 수행하는 것이 바람직하다.
이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기위해서 제공되는 것이다.
도 4 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 다마신 금속 배선 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 4를 참조하면, 반도체 기판(400) 위의 제1 절연막(410)상에 제1 금속막 패턴(420)을 형성한다. 도면에 도시되어 있지 않지만은, 제1 금속막 패턴(420)은 반도체 기판(100)의 소정 영역, 예컨대 액티브 영역과 전기적으로 컨택될 수 있다. 다음에 제1 금속막 패턴(420) 위에 제2 절연막(430)을 형성한다. 다음에 제2 절연막(430) 내에 제1 금속막 패턴(420)의 일부 표면을 노출시키는 컨택 홀(440)을 형성한다. 상기 컨택 홀(440)을 형성하기 위해서는, 먼저 제2 절연막(430) 위에 포토레지스트막 패턴(미도시)을 형성한다. 다음에 이 포토레지스트막 패턴을 식각 마스크로 한 식각 공정을 수행하여 제1 금속막 패턴(420)의 일부 표면이 노출되도록 제2 절연막(430)의 노출 부분을 제거한다. 그러면 상기 컨택 홀(440)이 만들어지며, 컨택 홀(440)을 형성한 후에는 포토레지스트막 패턴을 제거한다.
다음에 도 5를 참조하면, 컨택 홀(440)을 채우면서 제2 절연막(430)을 덮도록 제2 금속막(450)을 형성한다. 제2 금속막(450)은 컨택 홀(440)을 통해 제1 금속막 패턴(420)과 직접 컨택된다. 이때 상기 제2 금속막(450)과 상기 제2 절연막(430)은 상호 식각 선택비가 충분히 큰 물질을 사용하여 형성한다. 즉 제2 절연막(430) 물질의 건식 식각률이 제2 금속막(450) 물질의 건식 식각률보다 더 크도록 한다.
다음에 도 6을 참조하면, 평탄화 공정, 예컨대 화학적 기계적 폴리싱(CMP; Chemical Mechanical Polishing) 공정을 사용하여 제2 절연막(430)의 표면이 노출되도록 제2 금속막(도 5의 440)의 일부가 제거된 제2 금속막 패턴(445)을 형성한다. 이때 통상적으로 평탄화 공정을 수행한 후 세정 공정을 수행하는데, 세정 공정을 수행하더라도 제2 절연막(430) 표면에는 잔류 금속물(450)이 남게 된다.
다음에 도 7을 참조하면, 전면 건식 식각 공정을 수행하여 제2 금속막 패턴(445)의 상부 일정 부분이 돌출되도록 제2 절연막(430)을 상부 일정 두께만큼 제거한다. 즉 전면 건식 식각 공정을 수행하되, 제2 금속막 패턴(445)과 제2 절연막(430)의 식각 선택비를 이용하여 전면 건식 식각 공정을 수행한다. 상기 건식 식각 공정에 의해 제거되는 제2 절연막(430)의 두께(d)는 제2 절연막(430) 위에 남아있던 잔류 금속물(450)이 완전히 제거될 정도의 두께면 충분하다.
다음에 도 8을 참조하면, 제2 절연막(430) 및 제2 금속막 패턴(445) 위에 제3 절연막(460)을 형성하여 다마신 금속 배선을 형성한다.
도 9 및 도 10은 본 발명의 다른 실시예에 따른 반도체 소자의 다마신 금속 배선 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 9를 참조하면, 도 4 내지 도 6을 참조하여 앞서 설명한 바와 같은 동일한 단계들을 수행한다. 이때 상기 제2 금속막(450)과 상기 제2 절연막(430)은 상호 식각 선택비가 충분히 큰 물질을 사용하여 형성한다. 즉 제2 절연막(430) 물질의 건식 식각률이 제2 금속막(450) 물질의 건식 식각률보다 더 작도록 한다. 다음에 전면 건식 식각 공정을 수행하여 제2 금속막 패턴(445)의 상부 일정 부분이함몰되도록 제2 금속막 패턴(445) 및 제2 절연막(430)을 상부 일정 두께만큼 제거한다. 즉 전면 건식 식각 공정을 수행하되, 제2 금속막 패턴(445)과 제2 절연막(430)의 식각 선택비를 이용하여 전면 건식 식각 공정을 수행한다. 그러면 보다 많은 양의 제2 금속막 패턴(445)과 상대적으로 적은 양의 제2 절연막(430) 표면이 제거된다. 상기 건식 식각 공정에 의해 제거되는 제2 금속막 패턴(445)의 두께(d2)는 제2 절연막(430) 위에 남아있던 잔류 금속물(450)이 완전히 제거될 정도의 두께면 충분하다.
다음에 도 10을 참조하면, 제2 절연막(430) 및 제2 금속막 패턴(445) 위에 제3 절연막(460)을 형성하여 다마신 금속 배선을 형성한다.
이상의 설명에서와 같이, 본 발명에 따른 반도체 소자의 다마신 금속 배선 형성 방법에 의하면, 절연막과 금속막의 식각 선택비를 이용한 전면 건식 식각 공정을 수행하므로써, 절연막 위의 잔류 금속물을 제거할 수 있으며, 이에 따라 소자의 누설 전류량 증가를 억제하여 전기적인 특성을 향상시킬 수 있다는 이점이 있다.

Claims (6)

  1. 반도체 기판 위의 제1 절연막상에 제1 금속막 패턴을 형성하는 단계;
    상기 제1 금속막 패턴 위에 제2 절연막을 형성하는 단계;
    상기 제2 절연막 내에 상기 제1 금속막 패턴의 일부 표면을 노출시키는 컨택홀을 형성하는 단계:
    상기 컨택 홀을 채우는 제2 금속막 패턴을 형성하는 단계:
    상기 제2 금속막 패턴의 상부 일정 부분이 돌출되도록 상기 제2 절연막의 상부를 제거하는 단계: 및
    상기 제2 절연막 및 상기 제2 금속막 패턴 위에 제3 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제1항에 있어서, 상기 제2 금속막 패턴을 형성하는 단계는,
    상기 컨택 홀을 채우면서 상기 제2 절연막을 덮는 제2 금속막을 형성하는 단계: 및
    상기 제2 절연막의 표면이 노출되도록 평탄화 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제1항에 있어서,
    상기 제2 절연막의 상부를 제거하는 단계는, 상기 제2 절연막과 상기 제2 금속막 패턴의 식각 선택비를 이용한 건식 식각 공정을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 반도체 기판 위의 제1 절연막상에 제1 금속막 패턴을 형성하는 단계;
    상기 제1 금속막 패턴 위에 제2 절연막을 형성하는 단계;
    상기 제2 절연막 내에 상기 제1 금속막 패턴의 일부 표면을 노출시키는 컨택 홀을 형성하는 단계:
    상기 컨택 홀을 채우는 제2 금속막 패턴을 형성하는 단계:
    상기 제2 절연막의 상부 일정 부분이 돌출되도록 상기 제2 금속막 패턴의 상부를 제거하는 단계: 및
    상기 제2 절연막 및 상기 제2 금속막 패턴 위에 제3 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  5. 제1항에 있어서, 상기 제2 금속막 패턴을 형성하는 단계는,
    상기 컨택 홀을 채우면서 상기 제2 절연막을 덮는 제2 금속막을 형성하는 단계: 및
    상기 제2 절연막의 표면이 노출되도록 평탄화 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  6. 제1항에 있어서,
    상기 제2 금속막 패턴의 상부를 제거하는 단계는, 상기 제2 절연막과 상기 제2 금속막 패턴의 식각 선택비를 이용한 건식 식각 공정을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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