KR20030056104A - 비동기 전송 모드 셀의 다중화/역다중화 장치를 이용한 호처리 장치 - Google Patents

비동기 전송 모드 셀의 다중화/역다중화 장치를 이용한 호처리 장치 Download PDF

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Abstract

본 발명은 범세계 이동 통신 시스템(International Mobile Telecommunication, IMT-2000)의 제어국(Radio Network Controller, RNC)의 호 처리 장치에 관한 것이다. 본 발명은 상기 제어국의 호 처리 장치가 처리하는 호 처리량에 따라서 데이터 처리 속도를 변화시키는 가중치가 동적으로 가변 가능하고, 전송되는 호 처리 요구를 수행하는 다수 개의 호 처리 프로세서, 그리고 상기 다수 개의 호 처리 프로세서에 연결되어 있고, 가변 가능한 가중치가 각각 부여된 상기 다수 개의 호 처리 프로세서에 인가되는 호 처리 요구에 대한 ATM 셀을 다중화하거나 역다중화하여 전송하고, 상기 ATM 셀의 우선 순위 비트를 체크하여 상기 가중치가 부여된 해당 상기 호 처리 프로세서로 우선 순위가 높은 역다중화된 ATM 셀부터 전송하는 다중화/역다중화부를 포함한다.
본 발명에 의해, 호 처리량에 따라 다수 개의 호 처리 프로세서에 부여된 가중치가 동적으로 가변되므로, 다중화 및 역다중화 동작이 이루어질 때, 호 처리 프로세서의 상태에 따라 데이터 전송 능력이 변화되어 효율적인 데이터 전송을 실현할 수 있다.

Description

비동기 전송 모드 셀의 다중화/역다중화 장치를 이용한 호 처리 장치{A CALL SIGNALING APPARATUS USING A MULTIPLEXING/DEMULTIPLEXING DEVICE OF AN ASYNCHRONOUS TRANSFER MODE CELL}
본 발명은 범세계 이동 통신 시스템(International Mobile Telecommunication, IMT-2000)의 제어국(Radio Network Controller, RNC)에서 비동기 전송 모드(asynchronous transfer mode, ATM) 셀을 다중화/역다중화하는 ATM 셀의 다중화/역다중화 장치를 이용한 호처리 장치에 관한 것이다.
IMT-2000 시스템이란 고속 멀티미디어 서비스와 범세계적인 로밍 서비스를제공하는 것을 목표로 하여 기존의 디지털 이동 통신 및 PCS(Personal Communication System) 시스템에 적용된 기본 기술에 새로운 시스템 개념과 각종 응용 및 망 기술이 접목된 차세대 이동 통신 시스템이다.
따라서 이 IMT-2000은 데이터, 음성 등의 협대역 서비스와 영상 전화, 영상 회의, 고속 데이터 전송 등의 광대역 전송 등의 광대역 서비스를 하나의 단말기로 통합하여 제공하고, 다양한 미디어 제공을 위한 멀티 미디어와 지능형 서비스를 제공한다.
이러한 IMT-2000 시스템은 크게 기지국에서 GPS를 사용하여 모든 기지국과 단말기가 시간적으로 일치하며 동작하는 북미 방식의 CDMA(Code Division Multiple Access)-2000을 무선 접속 인터페이스로 하는 동기 방식의 IMT-2000 시스템과 기지국에서 GPS를 사용하지 않는 유럽 방식의 W-CDMA(Wideband-CDMA)를 무선 접속 인터페이스로 하는 비동기 방식의 IMT-2000 시스템으로 나눠진다.
3세대 IMT-2000의 무선망 제어부(RNC : Radio Network Controller)는 IMT-2000 시스템의 무선 자원 관리를 위한 기능들을 수행하고 무선 가입자망에서의 기지국에 대한 관리 및 RNC와 다른 망 요소간의 인터페이스에 대한 관리를 수행하는데, IMT-2000시스템과 기존의 2세대 시스템은 무선 접속 규격과 무선 가입자 망 측면에서의 차이점 때문에 기존의 2세대 기지국 제어기(BSC : Base Station Controller)에 비해 다른 구조를 가진다. 우선, RNC의 기능에 관련한 IMT-2000의 무선 접속 규격과 무선 가입자 망의 표준화 동향은 IMT-2000 무선 접속 규격에서 제공하는 무선 채널의 종류가 다양하게 분화되고 있고 소프트 핸드오프(Soft Handoff)의 종류와 방법이 다양해지고 있다. 또한, RNC 주변 인터페이스(interface)에는 RNC간의 직접 링크가 도입되고, 무선 가입자망의 기지국과 RNC 인터페이스와 RNC간 인터페이스는 AAL2 ATM 링크로 구성되고, RNC와 핵심망(CN : Core Network) 인터페이스는 AAL2 / 5 ATM링크로 구성된다.
일반적으로 제어국 내에서 단말기의 호 처리를 담당하는 프로세서들은 IMT-2000의 ATM 전송방식에 기반하여 제어국 내부에 있는 ATM 스위치 포트에 연결되어 호 처리를 담당한다. 그러나 개수가 한정되어 있는 스위치 포트를 이용하여 제어국 전체의 호 처리 용량을 만족시켜야 하므로 여러 개의 프로세서가 스위치 포트를 공유할 수 있도록 하는 다중화/역다중화 장치가 필요하다.
그러나, 종래에는 물리 계층의 프로세서들의 데이터를 다중화/역다중화 할 때, 정해진 순서대로 돌아가면서 처리하는 라운드 로빈(Round-Robin) 방식을 채용하였으므로, 동적인 응용 프로그램의 상태에 따라 빠른 처리를 요하는 셀을 우선적으로 처리할 수 없고, 시스템의 동작 상태에 맞는 적절한 처리 동작을 행할 수 없어, 동작 효율이 감소하는 문제가 발생한다.
또한 우선 순위에 기초한 다중화/역다중화 방식이 개발되었지만, 이 방식도 특정 호 처리 프로세서가 처리하는 셀들 중에서 핸드 오버(hand over) 등과 관련된 시그널링 셀과 같은 지연 시간에 많은 영향을 받는 시그널링 데이터 등을 다른 셀들보다 먼저 처리 할 수 없어, 시스템의 성능이나 효율이 떨어지는 문제가 발생한다.
이와 같은 문제점을 해결하기 위해, 본 발명이 이루고자 하는 기술적인 과제는 상위 응용 프로그램에 의하여, 현재 프로세서들의 동작 상태에 따라 가중치를 변화시키는 가중치 기반 라운드 로빈 방법(Weighted Round-Robin)과 우선 순위에 따라 셀을 처리하여 처리 시간의 지연 시간을 조정할 수 있도록 하는 데 그 목적이 있다.
또한, 내부 프로세서 사이의 통신은 물론 외부 장치와 통신할 수 있는 별도의 이더넷 경로를 설정하여 통신 효율을 향상시키는 데 또 다른 목적이 있다.
도 1은 본 발명의 실시 예에 따른 호 처리 장치가 포함된 제어국의 개략적인 블럭도이다.
도 2는 본 발명의 실시 예에 따른 호 처리 장치의 내부 블럭도이다.
도 3은 본 발명의 실시 예에 따른 ATM 다중화/역다중화부의 상세 블록도이다.
도 4는 본 발명의 실시 예에 따른 이더넷 스위칭부의 상세 블럭도이다.
전술한 기술적인 과제를 해결하기 위한 제어국의 호 처리 장치는,
처리하는 호 처리량에 따라서 데이터 처리 속도를 변화시키는 가중치가 동적으로 가변 가능하고, 전송되는 호 요구를 처리하는 다수 개의 호 처리 프로세서, 그리고
상기 다수 개의 호 처리 프로세서에 연결되어 있고, 가변 가능한 가중치가 각각 부여된 상기 다수 개의 호 처리 프로세서를 통하여 인가되는 호 요구에 대한 ATM 셀을 다중화하거나 역다중화하여 전송하고, 상기 ATM 셀의 우선 순위 비트를 체크하여 상기 가중치가 부여된 해당 상기 호 처리 프로세서로 우선 순위가 높은 역다중화된 ATM 셀부터 전송하는 다중화/역다중화부를 포함한다.
바람직하게, 상기 가중치는 상기 다수 개의 호 처리 프로세서 중 하나인 마스터 호 처리 프로세서에 의하여 변한다.
또한 우선 순위는 기지국들 간에 핸드 오버가 발생할 경우 변화되는 우선 순위 비트를 이용하여 판정된다.
상기한 다중화/역다중화부는
상기 다수 개의 호 처리 프로세서와 각각 연결되고 상기 다중화/역다중화기와 연결되어 라인 정합하는 다수 개의 라인 구동기,
상기 다수 개의 라인 구동기와 연결되어 있고, 상기 ATM 셀의 우선 순위 비트를 체크하여 상기 가중치가 부여된 해당 상기 호 처리 프로세서로 우선 순위가 높은 역다중화된 ATM 셀부터 전송하는 다중화/역다중화기,
상기 다중화/역다중화기에 연결되어 있어, 우선 순위가 판정된 상기 ATM 셀을 우선 순위별로 기억하는 메모리, 그리고
상기 다중화/역다중화기와 ATM 스위치 사이를 라인 정합하는 라인 구동기를 포함한다.
바람직하게, 상기 제어국의 호 처리 장치는 상기 다수 개의 호 처리 프로세서와 연결되어 있는 다수 개의 이더넷 포트와, 외부와 연결되는 이더넷 포트를 갖고 있는 이더넷 스위칭부를 추가로 포함한다.
바람직하게, 상기 메모리는 판정된 우선 순위의 정도에 따라서 다수 개의 버퍼에 역다중화된 ATM 셀을 분리하여 기억시킨다.
전술한 본 발명의 기술적 과제를 해결하기 위한 본 발명은 처리하는 호 처리량에 따라서 데이터 처리 속도를 변화시키는 가중치가 동적으로 변화하고, 전송되는 호 요구를 처리하는 다수 개의 호 처리 프로세서를 통하여 전송되는 호 요구에 대한 ATM 셀을 다중화하여 전송하고, ATM 스위치를 통하여 전송되는 ATM 셀을 역다중화하여 상기 다수 개의 호 처리 프로세서로 전송하는 다중화/역다중화 장치를 제공한다.
상기 제어국의 다중화/역다중화 장치는
상기 ATM 셀의 우선 순위 비트를 체크하여 상기 가중치가 부여된 해당 호 처리 프로세서로 우선 순위가 높은 역다중화된 ATM 셀부터 전송하는 다중화/역다중화기,
상기 다수 개의 호 처리 프로세서와 각각 연결되어 각각의 호 처리 프로세서와 상기 다중화/역다중화기를 정합시키는 다수 개의 제1 라인 구동기,
상기 다중화/역다중화기에 연결되어, 우선 순위가 판정된 상기 ATM 셀을 우선 순위별로 기억하는 메모리 및
상기 다중화/역다중화기와 ATM 스위치 사이를 라인 정합하는 제2 라인 구동기
를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 호 처리 장치를 적용한 제어국의 개략적인 블록도이고, 도 2는 본 발명의 실시예에 따른 호 처리 장치의 구성도이다. 도 3은 도 2의 호 처리 장치를 구성하는 다중화/역다중화부의 내부 블록도이고, 도 4는 도 2의 호 처리 장치를 구성하는 이더넷 스위칭부의 내부 블록도이다.
도 1을 참조하여 본 발명의 실시예에 따른 IMT-2000 무선망 제어국의 구조를설명한다.
IMT-2000 무선망 제어국(radio network controller, RNC)은 내부적으로 핵심망(도시하지 않음)과 정합하는 망 정합부(14), 기지국(도시하지 않음)과 정합하는 기지국 정합부(16), IMT-2000 무선망 제어국 내부를 제어하는 제어국 제어부(12), IMT-2000 제어국 내부의 동기를 맞추기 위한 클럭부(11), IMT-2000 제어국의 운용과 관리를 담당하는 운용 관리부(13), 기지국과 핵심망 사이에서 호 처리를 담당하는 호 처리부(15), 이들 장치들과 연결되어 있고 기지국과 핵심망 사이에서 호 요구에 대한 ATM 셀을 상호 전송하도록 하는 ATM 스위치(17)로 이루어진다.
다음에 도 2를 참조하여 호 처리부(15)의 구조를 좀더 상세하게 설명한다.
ATM 스위치(17)와 연결되어 있는 다중화/역다중화부(23), 이 다중화/역다중화부(23)와 연결되어 있는 다수 개의 호 처리 프로세서(#0 내지 #3)(22), 이 다수 개의 호 처리 프로세서(#0 내지 #3)(22)와 이더넷 포트 사이에 연결되어 있는 이더넷 스위칭부(21)로 이루어져 있다.
본 발명의 실시예에 따른 호 처리부(15)에는 IMT-2000 제어국의 호 처리 용량을 구현할 수 있는 개수만큼 보드 형태로 IMT-2000 제어국의 호 처리 프로세서가 실장 되어 있고, 도 2에 도시한 바와 같이 본 발명의 실시예에서는 모두 4개의 호 처리 프로세서(#0 내지 #3)(22)를 포함하고 있다.
그러므로 다수 개의 호 처리 프로세서(#0 내지 #3)(22)는 다중화/역다중화부(23)의 다중화/역다중화 동작에 따라서 한정된 ATM 스위치(17)의 포토를 서로 공유하여 요구하는 IMT-2000의 호 처리 용량을 만족시킬 수 있다.
다수 개의 호 처리 프로세서(#0 내지 #3)(22)는 유토피아(UTOPIA, Universal Test & Operations PHY interface for ATM) I 및 II 규격을 만족하는 물리 계층이고, 이들 4개의 호 처리 프로세서(#0 내지 #3)(22) 중에서 첫 번째 호 처리 프로세서(#1)가 마스터 프로세서로 작용하여 다른 호 처리 프로세서(#1 내지 #3)의 리셋 동작이나 초기 동작에 영향을 미친다.
아울러, 이들 다수 개의 호 처리 프로세서(#0 내지 #3)(22)는 상위 개념의 응용 프로그램 제어 하에서 마스터 프로세서로 작용하는 첫 번째 호 처리 프로세서(#0)에 의해 호 처리량 등에 따라서 가중치를 동적으로 부여한다. 따라서 현재 처리하고 있는 호 처리량이 많은 호 처리 프로세서에 가중치를 높게 설정하여 보다 많은 서비스를 행할 수 있도록 하므로 결과적으로 대역폭이 증가하는 효과가 발생한다. 즉, 처리 시간을 향상시켜 지연 시간을 단축시킬 수 있다.
또한 사용하고 있던 기지국이 변경되는 핸드 오버 현상이 발생할 경우, 또는 긴급 호출 서비스를 요하는 긴급 호출 등이 발생할 경우와 같이 다른 호 처리 보다 더욱 빠른 처리가 필요한 경우, 해당 기지국은 호 요구를 발생시킬 때, 우선 순위를 표시하는 해당 필드의 비트 값을 변화시켜 함께 전송한다.
따라서 현재 발생한 호 요구의 우선 순위 비트를 제어국에서 체크함으로써, 우선 순위 여부를 판정할 수 있다.
본 발명의 실시예에 따른 호 처리부(15)는 이더넷 포트와 연결되는 이더넷 스위칭부(21)를 추가로 포함하고 있다. 그러므로 시스템의 상태를 초기화할 때 필요한 초기 데이터와 각종 응용 프로그램, 또는 운용 체제 등을 로딩할 때의 통신경로로 이 이더넷 포트를 이용할 수 있다.
또한 이더넷 스위칭부(21)가 장착되어 있으므로, 하나의 이더넷 포트를 여러 프로세서(#0 내지 #3)(22)가 공유할 수 있으므로 필요한 이더넷 포트 수를 줄이며, 외부 장치와 통신할 수 있다. 더욱이 정상적인 ATM 경로가 페일 될 경우, 시스템 내부의 각 장치로부터 데이터를 전송 받아 외부 장치로 출력할 수 있으므로 시스템의 고장 원인 등을 분석할 수 있는 경로로도 이용할 수 있다.
다음에 도 3을 참조하여 본 발명의 실시예에 따른 다중화/역다중화부(23)의 구조를 좀더 상세하게 기술한다.
도 2에 도시한 다수 개의 호 처리 프로세서(#0 내지 #3)(22)에 각각 연결되어 있는 다수 개의 라인 구동기(35), 이들 다수 개의 라인 구동기(35)의 출력 단자와 연결되어 있는 다중화/역다중화기(32), 다중화/역다중화기(32)와 호 처리 프로세서(#0) 사이에 연결되어 있는 EPLD(erasable programmable logic device), 다중화/역다중화기(32)와 연결되어 있는 SRAM(static random access memory)(34), 그리고 다중화/역다중화기(32)와 ATM 스위치(17) 사이에 연결되어 있는 라인 구동기(33)로 이루어져 있다.
라인 구동기(35)는 다수 개의 호 처리 프로세서(#0 내지 #3)(22)에서 출력되는 데이터를 정합하여 다중화/역다중화기(32)로 전송하거나, 그 반대 경로의 전송 동작을 이루어질 수 있도록 하여 다중화/역다중화기(32)와 호 프로세서(#0 내지 3)(22)와의 선로 정합 기능을 수행하며, 라인 구동기(33)는 ATM 스위치(17)와의 선로 정합 기능을 행한다.
다중화/역다중화기(32)는 ATM 스위치(17)쪽으로부터 전송되는 ATM 셀의 우선 순위 비트를 체크하여 각 ATM 셀의 우선 순위를 판정한다. 따라서 ATM 셀들은 예를 들면 높은, 중간, 낮음과 같은 판정된 셀들의 우선 순위에 따라서, SRAM(32) 내부에 존재하는 각각 3개의 우선 순위 버퍼 중 해당하는 버퍼에 우선 순위별로 각각 저장한다.
EPLD(31)는 첫 번째 호 처리 프로세서(#0)에 의하여 SRAM(34)과 다중화/역다중화기(32)의 초기화와 제어 동작이 이루어질 수 있도록 한다.
따라서, 이미 전술한 바와 같이 4개의 호 처리 프로세서(#0 내지 #3)(22) 중에서 첫 번째 호 처리 프로세서(#0)가 전체 장치의 마스터 프로세서로 작용하므로, 시스템 내부의 동작 상태가 초기화되면 이 호 처리 프로세서(#0)는 SRAM(34)의 상태를 체크하며, EPLD(31)를 통하여 우선 순위 버퍼를 할당하고, 물리 계층별 가중치와 해당 셀의 우선 순위를 초기화한다.
그런 다음, 다수 개의 기지국을 통하여 호 처리 요구가 발생하여 호 처리 데이터가 ATM 셀 형태로 기지국 정합부(16), ATM 스위치(17)를 거쳐 전송되어 들어오면, 각 해당하는 호 처리 프로세서(22)에서 적절한 처리를 한 후 각 해당 라인 구동기(35)를 거쳐 다중화/역다중호기(32)로 전송된다.
그런 다음, 다중화/역다중화기(32)에서 여러 라인 구동기(35)를 통해 인가되는 셀들을 다중화하여 라인 구동기(33)를 통해 다중화된 셀들을 핵심망 또는 기지국으로 전송한다.
이때 물리 계층의 호 처리 프로세서(#0 내지 #3)(22)에 대한 가중치가 호 처리량에 따라 동적으로 가변되므로, 설정된 가중치에 따라 대역폭이 조절되어 ATM 셀들의 전송 속도를 효율적으로 단축시킬 수 있다.
반대로 역다중화 과정을 살펴보면 다음과 같다.
라인 구동기(33)를 통하여 ATM 스위치(17)쪽으로부터 전송되는 ATM 셀들은 다중화/역다중화기(32)에 의해 역다중화된 후 우선 순위의 비트 값이 체크되어, 높음, 중간, 낮음과 같은 각 설정된 우선 순위 별로, 각 호 처리 프로세서마다 할당되어 있는 SRAM(32) 내의 3개의 우선 순위 버퍼 중 해당 버퍼에 기억되어 있다.
이와 같이, 각 호 처리 프로세서 별로 우선 순위에 따른 ATM 셀이 구분되어 SRAM(34)의 해당 버퍼에 기억된 후, 다중화/역다중화기(32)는 해당하는 호 처리 프로세서의 서비스 순서가 되면, 우선 순위별로 해당하는 ATM 셀을 해당 호 처리 프로세서로 전송한다.
따라서 발생하는 호 요구 순서보다 우선 순위를 먼저 고려하여 우선 순위가 빠른 호 요구가 먼저 처리될 수 있도록 한다. 그러므로 각 해당하는 호 처리 프로세서를 통해 해당 기지국으로 전송될 수 있도록 한다.
이와 같이, 역다중화 처리 과정에서 우선 순위가 빠른 높은 호 요구를 먼저 처리하므로, 시간 지연이 많은 호를 먼저 처리하여 사용자 만족도를 높일 수 있다.
또한 전술한 바와 같이, 호 처리량에 따라 동작으로 다수 개의 호 처리 프로세서(#0 내지 #3)(22)의 가중치가 가변되므로, 처리 속도 또한 향상된다.
다음에 도 4를 참조하여 이더넷 스위칭부(21)의 구조를 좀더 상세하게 설명한다.
본 발명의 실시예에 따른 이더넷 스위칭부(21)는 다수 개의 호 처리 프로세서(#0 내지 #3)(22)와의 선로 정합을 수행하는 변압기(Transformer) (41), IEEE 802.3 물리 계층을 지원하는 송수신기(Transceiver)(42), 이더넷 포트와의 스위칭 동작을 제어하는 이더넷 스위치 제어기(43), 패킷을 임시 기억하기 위한 SGRAM(Synchronous Graphic dynamic Random Access Memory)(44), 이더넷 스위치 제어기(45)의 초기화 값이 기억되어 있는 EEPROM(Electrically Erasable Programmable Read-Only Memory)(45), 이더넷 스위칭부(21)의 리셋 동작과 타이밍을 제어하는 EPLD(46)를 포함하고 있다.
이러한 구조로 이루어져 있는 이더넷 스위칭부(21)는 동작이 시작되면, 먼저 전체적인 제어 동작을 제어하는 이더넷 스위치 제어기(45)의 상태가 EEPROM(45)에 기억되어 있는 초기화 값으로 초기화된다. 따라서 EPLD(46)의 제어에 따른 리셋 동작과 타이밍에 의해 변압기(41)를 통해 입력되는 각 호 처리 프로세서(#0 내지 #3)(22)의 데이터나 장치 외부와 연결된 이더넷 포트를 통해 입력되는 데이터가 송수신기(42)를 거쳐 메모리(44)에서 임시 기억 후 이더넷 스위치 제어기(43)에 의해 해당 포트로 스위칭이 이루어진다.
본 발명의 실시예에 따른 이더넷 스위칭부(21)는 최대 8개의 스위칭 포트를 구비하고 있고 이 중에서 4개는 4개의 호 처리 프로세서(#0 내지 #3)(22)와 연결되어 있고, 1개만이 장치 외부의 이더넷 포트와 연결되어 있다.
따라서 4개의 호 처리 프로세서(#0 내지 #3)(22)가 1개의 이더넷 포트를 공유할 수 있도록 되어 있으므로, 4개의 프로세서(#0 내지 #3)(22)가 하나의 이더넷포트를 통해 임의의 다른 프로세서와 이더넷 통신을 할 수 있다.
또한, 호 처리 프로세서(#0 내지 #3)(22)용 포트와 별도로 외부와 통하는 이더넷 포트가 설치되어 있으므로, 시스템의 상태를 초기화될 때 필요한 데이터나 각종 응용 프로그램 등을 로딩하기 위한 통신 포트로 이용할 수 있다.
또한 정상적인 ATM 경로가 페일 될 경우, 시스템 내부의 각 장치로부터 데이터를 전송 받아 외부로 출력하여 시스템의 고장 원인 등을 분석할 수 있는 경로로도 이용할 수 있으므로, 정확한 고정 원인을 신속하게 판정할 수 있다.
상기와 같은 본 발명은 호 처리량에 따라 다수 개의 호 처리 프로세서에 부여된 가중치가 동적으로 가변되므로, 다중화 및 역다중화 동작이 이루어질 때, 호 처리 프로세서의 상태에 따라 데이터 전송 능력이 변화되어 효율적인 데이터 전송을 실현한다.
또한 역다중화 동작이 이루어질 때 ATM 셀의 우선 순위에 따라 처리 순서를 결정하므로, 많은 시간 지연이 소모되거나 신속한 처리를 필요로 하는 셀 먼저 처리할 수 있어, 처리 효율을 향상시키고 지연 시간을 단축시킬 수 있다.

Claims (9)

  1. 처리하는 호 처리량에 따라서 데이터 처리 속도를 변화시키는 가중치가 동적으로 가변 가능하고, 전송되는 호 요구를 처리하는 다수 개의 호 처리 프로세서, 그리고
    상기 다수 개의 호 처리 프로세서에 연결되어 있고, 가변 가능한 가중치가 각각 부여된 상기 다수 개의 호 처리 프로세서를 통하여 인가되는 호 요구에 대한 ATM 셀을 다중화하거나 역다중화하여 전송하고, 상기 ATM 셀의 우선 순위 비트를 체크하여 상기 가중치가 부여된 해당 상기 호 처리 프로세서로 우선 순위가 높은 역다중화된 ATM 셀부터 전송하는 다중화/역다중화부
    를 포함하는 제어국의 호 처리 장치.
  2. 제1항에서,
    상기 가중치는 상기 다수 개의 호 처리 프로세서 중 하나인 마스터 호 처리 프로세서에 의하여 변하는 제어국의 호 처리 장치.
  3. 제1항에서,
    상기 우선 순위는 기지국들 간에 핸드 오버가 발생할 경우 변화되는 우선 순위 비트를 이용하여 판정되는 제어국의 호 처리 장치.
  4. 제1항에서,
    상기 다중화/역다중화부는
    상기 다수 개의 호 처리 프로세서와 각각 연결되어 라인 정합하는 다수 개의 라인 구동기,
    상기 다수 개의 라인 구동기와 연결되어 있고, 상기 ATM 셀의 우선 순위 비트를 체크하여 상기 가중치가 부여된 해당 상기 호 처리 프로세서로 우선 순위가 높은 역다중화된 ATM 셀부터 전송하는 다중화/역다중화기,
    상기 다중화/역다중화기에 연결되어 있어, 우선 순위가 판정된 상기 ATM 셀을 우선 순위별로 기억하는 메모리, 그리고
    상기 다중화/역다중화기와 ATM 스위치 사이를 라인 정합하는 라인 구동기
    를 포함하는 제어국의 호 처리 장치.
  5. 제4항에서,
    상기 메모리는 판정된 우선 순위의 정도에 따라서 다수 개의 버퍼에 역다중화된 ATM 셀을 분리하여 기억시키는 제어국의 호 처리 장치.
  6. 제1항에서,
    상기 다수 개의 호 처리 프로세서와 연결되어 있는 다수 개의 이더넷 포트와, 외부와 연결되는 이더넷 포트를 갖고 있고 이더넷 스위칭부를 추가로 포함하고 있는 제어국의 호 처리 장치.
  7. 처리하는 호 처리량에 따라서 데이터 처리 속도를 변화시키는 가중치가 동적으로 변화하고, 전송되는 호 요구를 처리하는 다수 개의 호 처리 프로세서를 통하여 전송되는 호 요구에 대한 ATM 셀을 다중화하여 전송하고, ATM 스위치를 통하여 전송되는 ATM 셀을 역다중화하여 상기 다수 개의 호 처리 프로세서로 전송하는 제어국의 다중화/역다중화 장치에서,
    상기 ATM 셀의 우선 순위 비트를 체크하여 상기 가중치가 부여된 해당 호 처리 프로세서로 우선 순위가 높은 역다중화된 ATM 셀부터 전송하는 다중화/역다중화기,
    상기 다수 개의 호 처리 프로세서와 각각 연결되어 각각의 호 처리 프로세서와 상기 다중화/역다중화기를 정합시키는 다수 개의 제1 라인 구동기,
    상기 다중화/역다중화기에 연결되어, 우선 순위가 판정된 상기 ATM 셀을 우선 순위별로 기억하는 메모리 및
    상기 다중화/역다중화기와 ATM 스위치 사이를 라인 정합하는 제2 라인 구동기
    를 포함하는 제어국의 다중화/역다중화 장치.
  8. 제7항에서,
    상기 우선 순위는 상기 우선 순위는 기지국들 간에 핸드 오버가 발생할 경우 변화되는 우선 순위 비트를 이용하여 판정되는 제어국의 다중화/역다중화 장치.
  9. 제7항에서,
    상기 메모리는 판정된 우선 순위의 정도에 따라서 다수 개의 버퍼에 역다중화된 ATM 셀을 분리하여 기억시키는 제어국의 다중화/역다중화 장치.
KR10-2001-0086265A 2001-12-27 2001-12-27 비동기 전송 모드 셀의 다중화/역다중화 장치를 이용한 호처리 장치 KR100416193B1 (ko)

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