KR20030052561A - Method for Fabrication poly silicom thin film having low-temperature using Metal Induced Crystalization Method - Google Patents
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Abstract
Description
본 발명은 폴리 실리콘 박막 제조 방법에 관한 것으로, 특히 금속유도 결정화(Metal Induced Crystallization)법에 의한 저온 폴리 실리콘 박막 제조방법에 관한 것이다.The present invention relates to a method for producing a polysilicon thin film, and more particularly, to a method for manufacturing a low temperature polysilicon thin film by a metal induced crystallization method.
폴리 실리콘 박막을 이용한 TFT는 비정질 실리콘 박막의 TFT에 비해 전자의 이동도가 큼으로 인해 고정세화, 고집적화가 가능한 장점을 갖고 있다.TFTs using polysilicon thin films have the advantage of high definition and high integration due to the greater mobility of electrons compared to TFTs of amorphous silicon thin films.
이러한 폴리 실리콘 박막 제조를 위해서는 우선 비정질 실리콘 박막을 형성한 후, 고온에서 장시간 열처리를 하거나(고온 폴리 실리콘 박막), 저온에서 열처리 혹은 기타방법(저온 폴리 실리콘 박막)을 통해서 제조를 하게 된다.In order to manufacture such a polysilicon thin film, an amorphous silicon thin film is first formed, and then heat-processed at a high temperature for a long time (high temperature polysilicon thin film), or manufactured at low temperature by heat treatment or other methods (low temperature polysilicon thin film).
고온 폴리 실리콘 박막의 경우는 600℃ 이상에서 수 십시간 열처리를 함으로써 기판으로 사용되는 유리의 변형을 초래되고, 이를 방지하기 위해선 Quartz를 필수적으로 사용해야 하므로 제조단가가 높은 단점이 있다.In the case of high temperature polysilicon thin film, heat treatment at 600 ° C. or more for several hours may cause deformation of the glass used as the substrate, and in order to prevent this, quartz must be used to have high manufacturing cost.
저온 폴리 실리콘 박막의 경우는 크게 두가지 방법으로 가능한데, 하나는 엑시머 레이저(Excimer Laser)를 이용한 방법(ELA법)과 금속을 첨가하여 결정화시키는 방법(금속유도 결정화법: Metal Induced Crystallization)이다.The low temperature polysilicon thin film is largely possible in two ways. One is the method using an excimer laser (ELA method) and the method of crystallization by adding a metal (Metal Induced Crystallization).
상기 TFT의 반도체층은 실리콘을 기판상부에 형성하고 엑시머 레이저(Excimer laser)를 이용하여 스캐닝방식을 채택하여 실리콘을 결정화시켜 폴리 실리콘 박막을 얻는 방법을 이용하였다.As the semiconductor layer of the TFT, silicon was formed on the substrate, and a scanning method was adopted using an excimer laser to crystallize silicon to obtain a polysilicon thin film.
그리고 상기 반도체층을 이루는 실리콘은 수소(H)가 소정 퍼센트 결합되어 있어, 상기 수소를 제거하기 위한 최소한의 온도를 유지하며, 상기 반도체층의 형성시 투명기판이 변형이 없도록 저온을 유지하여야 한다.In addition, since silicon (H) is bonded to a predetermined percentage, silicon constituting the semiconductor layer maintains a minimum temperature for removing the hydrogen, and maintains a low temperature so that the transparent substrate is not deformed when the semiconductor layer is formed.
그러나 상기의 방식은 스캐닝라인 당 소정 펄스를 인가하는 방식으로 레이저가 연속적으로 조사되지 않고, 또한 각 라인당 조사되는 양이 균일하지 않다. 이는 스캐닝방향으로 줄무늬를 형성시키고, 상기 줄무늬에 의해 스캐닝 라인 당 TFT의 특성이 불균일하게 되어 디스플레이 화면의 줄무늬로 반영되어 휘도의 불균일도에 영향을 준다.However, in the above method, the laser is not irradiated continuously by applying a predetermined pulse per scanning line, and the amount irradiated per line is not uniform. This forms a stripe in the scanning direction, and the stripe causes non-uniformity of TFTs per scanning line, which is reflected by the stripe of the display screen, thereby affecting the unevenness of luminance.
즉, 전류의 통로인 채널의 역할을 하는 반도체층을 이루는 실리콘의 그레인의 크기 및 결정상태가 불균일하게 되므로 각 화소를 구동하는 TFT의 특성이 달라져 같은 그레이 레벨을 인가하여도 각 TFT에 흐르는 전류의 양이 달라지고, 이는 화소의 휘도에 차이를 가져온다.That is, since the grain size and crystal state of silicon constituting the semiconductor layer serving as a channel, which is a channel of current, becomes uneven, the characteristics of the TFTs driving the respective pixels are different, so that even if the same gray level is applied, The amount is different, which causes a difference in the luminance of the pixel.
또한 실리콘의 그레인(grain)의 크기가 일정하지 않아 그레인의 경계면에서 돌출부에 의해 TFT 제작시 특성의 불균일을 야기시켜 휘도의 불균일도에 영향을 준다.In addition, the size of the grain (grain) of the silicon is not constant, causing a non-uniformity of characteristics during TFT fabrication due to protrusions at the grain boundary, thereby affecting the unevenness of luminance.
즉, 레이저를 이용한 방법의 경우 폴리 실리콘 박막의 막질이 좋아 전자이동도가 큰 장점이 있는 반면 균일도에서 문제가 있고, 대면적 LCD 등의 디스플레이 제품에 적용시 제조단가가 높은 단점을 갖고 있다.In other words, the method using a laser has the advantage of having good electron mobility due to the good film quality of the polysilicon thin film, and has a problem in uniformity, and has a high manufacturing cost when applied to a display product such as a large area LCD.
그리고, 금속유도 결정화법의 경우 Ni 등의 금속을 실리콘막 상부 혹은 하부층에 형성을 시킨후 열처리를 가하는 방법이므로 제조단가가 낮은 장점이 있는 반면에 실리콘 결정화시의 상당량의 내부 결함이 발생되고, 결정화된 실리콘 박막내의 금속에 의한 오염으로 실리콘 박막 본래의 특성이 변화하여 TFT 특성의 저하를 가져오며, 결정화 속도가 느리다.In addition, in the metal-induced crystallization method, since a metal such as Ni is formed on the upper or lower layer of the silicon film and then subjected to heat treatment, the manufacturing cost is low, while a large amount of internal defects are generated during the crystallization of silicon. Contamination by the metal in the silicon thin film changes the original characteristics of the silicon thin film, resulting in deterioration of the TFT characteristics and slow crystallization rate.
따라서 본 발명의 목적은 금속유도 결정화법의 단점인 실리콘 결정화시 발생되는 내부결함을 감소시키는 금속유도 결정화(Metal Induced Crystallization)법에 의한 저온 폴리 실리콘 박막 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a low temperature polysilicon thin film manufacturing method by metal induced crystallization (Metal Induced Crystallization) method to reduce the internal defects generated during the silicon crystallization which is a disadvantage of the metal induced crystallization method.
본 발명의 다른 목적은 저온 폴리 실리콘의 특성(전자이동도, 누설전류 등)을 향상시켜, 저온 폴리 실리콘을 이용한 TFT를 제조하여 TFT 소자를 이용한 디스플레이의 고해상도 및 고집적화를 향상시키는데 있다.Another object of the present invention is to improve the properties (electron mobility, leakage current, etc.) of low temperature polysilicon, to manufacture TFT using low temperature polysilicon, and to improve the high resolution and high integration of the display using TFT elements.
도1a 내지 도1c는 본 발명에 따른 금속유도 결정화법에 의한 저온 폴리 실리콘 박막 제조방법 단면도이다.1A to 1C are cross-sectional views of a method for manufacturing a low temperature polysilicon thin film by a metal induction crystallization method according to the present invention.
도2는 비정질 실리콘 박막의 두께를 달리하여 500℃에서 20시간 열처리를 거친 폴리 실리콘 박막의 투과전자 현미경을 이용하여 관찰한 이미지이다.FIG. 2 is an image observed using a transmission electron microscope of a polysilicon thin film subjected to heat treatment at 500 ° C. for 20 hours at different thicknesses of the amorphous silicon thin film.
도3a부터 도3f는 본 발명에 따른 상기와 같은 비정질 실리콘 박막의 두께를 조정하여 TFT를 제조하는 공정도를 도시한 것이다.3A to 3F show a process diagram of manufacturing a TFT by adjusting the thickness of the amorphous silicon thin film as described above according to the present invention.
*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 기판 11 : 절연막10 substrate 11 insulating film
12 : 비정질 실리콘 박막 13 : 금속층12 amorphous silicon thin film 13 metal layer
14 : 폴리 실리콘 박막 30 : 절연기판14 polysilicon thin film 30 insulated substrate
31 : 절연막 32 : 활성층31 insulating film 32 active layer
33 : 게이트 절연막 34 : 게이트전극33 gate insulating film 34 gate electrode
32S : 소오스 영역 32D : 드레인 영역32S: source region 32D: drain region
32L : 엘디디 영역 35 : 보호막32L: LED Area 35: Shield
36-1 : 소오스전극 36-2 : 드레인전극36-1: source electrode 36-2: drain electrode
상기와 같은 목적을 달성하기 위한 본 발명에 따른 금속유도 결정화법에 의한 저온 폴리 실리콘 박막 제조방법의 특징은 기판 상에 제1 절연막을 형성하는 공정; 상기 제1 절연막 상에 비정질 실리콘 박막을 30~100nm의 두께로 형성하는 공정; 상기 비정질 실리콘 박막 상에 금속층을 형성하는 공정; 상기 제1 절연막, 비정질 실리콘 박막, 금속층이 형성된 기판을 열처리하여 상기 비정질 실리콘 박막을 결정화하여 폴리 실리콘 박막을 제조하는 공정을 포함하여 이루어지는데 있다.Features of the low-temperature polysilicon thin film manufacturing method by the metal-induced crystallization method according to the present invention for achieving the above object comprises the steps of forming a first insulating film on a substrate; Forming an amorphous silicon thin film on the first insulating film to a thickness of 30 to 100 nm; Forming a metal layer on the amorphous silicon thin film; And forming a polysilicon thin film by crystallizing the amorphous silicon thin film by heat-treating the substrate on which the first insulating film, the amorphous silicon thin film, and the metal layer are formed.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 금속유도 결정화법에 의한 저온 폴리 실리콘 박막 제조방법의 다른 특징은 기판 상에 제1 절연막을 형성하는 공정; 상기 제1 절연막 상에 금속층을 형성하는 공정; 상기 금속층 상에 비정질 실리콘 박막을 30~100nm의 두께로 형성하는 공정; 상기 제1 절연막, 금속층, 비정질 실리콘 박막이 형성된 기판을 열처리하여 상기 비정질 실리콘 박막을 결정화하여 폴리 실리콘 박막을 제조하는 공정을 포함하여 이루어지는데 있다.Another feature of the low-temperature polysilicon thin film manufacturing method by a metal-induced crystallization method according to the present invention for achieving the above object is a step of forming a first insulating film on a substrate; Forming a metal layer on the first insulating film; Forming an amorphous silicon thin film on the metal layer to a thickness of 30 to 100 nm; And a step of manufacturing a polysilicon thin film by crystallizing the amorphous silicon thin film by heat-treating the substrate on which the first insulating film, the metal layer, and the amorphous silicon thin film are formed.
상기 열처리는 450~550℃ 정도의 온도에서 이루어진다.The heat treatment is carried out at a temperature of about 450 ~ 550 ℃.
본 발명에 따른 특징은 실리콘 박막의 두께 조절을 통해 결함을 감소하여 금속유도 결정화법의 단점인 실리콘 결정화시 발생되는 내부결함을 감소시킬 수 있다.The feature according to the present invention can reduce the defects through the thickness control of the silicon thin film to reduce the internal defects generated during silicon crystallization, which is a disadvantage of the metal-induced crystallization method.
즉, 비정질 실리콘 박막의 두께를 30~100nm 범위로 최적화시켜 고품질의 결정성을 위해 금속층을 두껍게 형성할 필요가 없고, 따라서 과다한 금속으로 인한 금속유도 결정화된 폴리 실리콘 박막내의 금속오염을 줄이는 동시에 금속유도 결정화 온도를 낮출 수 있고, 결정결함을 줄여 고품질의 결정화된 폴리 실리콘 박막을 얻을 수 있다.That is, it is not necessary to form a thick metal layer for high quality crystallinity by optimizing the thickness of the amorphous silicon thin film in the range of 30 to 100 nm, thus reducing the metal contamination in the crystallized polysilicon thin film due to excessive metal induction and inducing the metal. The crystallization temperature can be lowered and crystal defects can be reduced to obtain a high quality crystallized polysilicon thin film.
따라서 상기의 금속유도 결정화법을 이용한 폴리 실리콘 박막을 이용한 제품(가령 폴리 TFT-LCD, 액티브 매트릭스 OLED 등의 디스플레이)의 화질을 개선할 수 있다.Therefore, the image quality of a product (eg, a display such as a poly TFT-LCD, an active matrix OLED) using a polysilicon thin film using the metal-induced crystallization method can be improved.
본 발명의 다른 목적, 특성 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.Other objects, features and advantages of the present invention will become apparent from the following detailed description of embodiments taken in conjunction with the accompanying drawings.
본 발명에 따른 금속유도 결정화법에 의한 저온 폴리 실리콘 박막 제조방법의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다.Referring to the accompanying drawings, a preferred embodiment of a low-temperature polysilicon thin film manufacturing method by a metal-induced crystallization method according to the present invention will be described.
도1a 내지 도1c는 본 발명에 따른 금속유도 결정화법에 의한 저온 폴리 실리콘 박막의 제조방법 단면도이다.1A to 1C are cross-sectional views of a method for manufacturing a low temperature polysilicon thin film by a metal induction crystallization method according to the present invention.
도 1a를 참조하면, 기판(예: glass)(10) 상에 절연막(예: SiO2)(11)을 형성하고, 절연막(11) 상에 비정질 실리콘을 LPCVD 혹은 PECVD법에 의해 증착을 시켜 비정질 실리콘 박막(a-Si)(12)을 30~100nm 정도로 형성한다.Referring to FIG. 1A, an insulating film (eg, SiO 2 ) 11 is formed on a substrate (eg, glass) 10, and amorphous silicon is deposited on the insulating film 11 by LPCVD or PECVD. A silicon thin film (a-Si) 12 is formed at about 30 to 100 nm.
기판(10)은 석영이나 유리 또는 산화막 등이 이용될 수 있다.The substrate 10 may be made of quartz, glass, an oxide film, or the like.
이때, 비정질 실리콘 결정화 공정에서 기판(10)의 불순물이 비정질 실리콘 박막(12)으로 침투하는 것을 방지하기 위하여 절연막(11)을 형성하고, 절연막으로는 산화절연막(SiO2)이 이용된다.In this case, an insulating film 11 is formed to prevent impurities from the substrate 10 from penetrating into the amorphous silicon thin film 12 in an amorphous silicon crystallization process, and an oxide insulating film (SiO 2 ) is used as the insulating film.
이어, 도1b와 같이 결정화 촉매로 작용하는 금속층(예:Ni)(13)을 비정질 실리콘 박막(12) 상부에 형성하며, 또는 비정질 실리콘 박막(13) 형성 전에 금속층(13)을 형성하기도 한다.Subsequently, as illustrated in FIG. 1B, a metal layer (eg, Ni) 13 serving as a crystallization catalyst is formed on the amorphous silicon thin film 12, or the metal layer 13 may be formed before the amorphous silicon thin film 13 is formed.
상기에서 금속층(13)으로 니켈을 이용하는 경우, 니켈 타겟을 이용한 스퍼터링법이나 니켈 용액을 코팅하는 공정으로 스핀코팅법이나, 딥핑(dipping)법이 이용된다.In the case of using nickel as the metal layer 13, a spin coating method or a dipping method is used as a sputtering method using a nickel target or a process for coating a nickel solution.
대면적의 시료를 제작하는데 용이한 딥핑법에 의하여 진행되는 본 발명의 의한 코팅공정을 간략하게 설명하면, 다음과 같다.Briefly describing the coating process of the present invention by the dipping method easy to produce a large area of the sample, as follows.
금속용액을 가열하거나, 기판(10)을 가열하여 일정 시간동안 금속용액과 시료를 접촉시켜 시료에 금속을 흡착시킨 후, D.I.water로 세척한 다음, 질소로 남아있는 물기를 완전히 제거한 후, 열처리하여 결정화한다.The metal solution is heated, or the substrate 10 is heated to contact the metal solution and the sample for a predetermined time to adsorb the metal to the sample, and then washed with DIwater, and then completely remove the remaining water with nitrogen, and then heat treatment. Crystallize.
흡착되는 금속량은 딥핑시, 사용되는 금속용액의 농도와 딥핑온도, 시간을 바꾸어 조절한다. 이 때, 금속용액의 농도를 약 10∼1,000,000 ppm의 니켈용액에 열처리 용액온도를 약 100℃ 이하로 하고, 열처리 기판 온도를 약 200℃ 이하로 하고 딥핑시간을 수 초에서 수십분으로 하여 딥핑공정을 진행한다.The amount of metal adsorbed is adjusted by changing the concentration, dipping temperature and time of the metal solution used during dipping. At this time, the concentration of the metal solution in the nickel solution of about 10 to 1,000,000 ppm, the heat treatment solution temperature is about 100 ℃ or less, the heat treatment substrate temperature is about 200 ℃ or less and the dipping time from several seconds to several ten minutes Proceed.
이것을 도1c와 같이, 450~550℃ 정도의 온도를 가하여 열처리를 함으로써 비정질 실리콘 박막(12)을 폴리 실리콘 박막(14)으로 결정화시키고 이러한 폴리 실리콘 박막(14)을 사용하여 TFT를 제조하게 된다.As shown in FIG. 1C, the amorphous silicon thin film 12 is crystallized into the polysilicon thin film 14 by heat treatment at a temperature of about 450 to 550 ° C., and the TFT is manufactured using the polysilicon thin film 14.
도1c와 같이 열처리 공정을 진행한 결과, 결정화 촉매로 작용하는 금속층(13)에 접하는 비정질 실리콘 박막(12) 부분에서 금속유도에 의한 실리콘 결정화가 진행되어 폴리 실리콘 박막(14)이 형성된다.As a result of performing the heat treatment process as shown in FIG. 1C, the polysilicon thin film 14 is formed by silicon crystallization by metal induction in the portion of the amorphous silicon thin film 12 contacting the metal layer 13 serving as the crystallization catalyst.
TFT 제조 후 소스와 드레인 간 전자 이동을 위한 채널 형성을 위해 실리콘 박막(14)의 두께는 어느 정도 확보가 되어야 하고, 또한 CVD 증착에 의한 실리콘 박막(14) 두께의 균일성을 고려하여 적어도 30nm 이상의 비정질 실리콘 박막(12)의 최적의 두께를 확보하여야 한다.The thickness of the silicon thin film 14 should be secured to some extent in order to form a channel for electron transfer between the source and the drain after manufacturing the TFT, and at least 30 nm or more in consideration of the uniformity of the thickness of the silicon thin film 14 by CVD deposition. An optimal thickness of the amorphous silicon thin film 12 should be secured.
또한 비정질 실리콘 박막(12)의 두께가 두꺼울 경우는 금속유도 결정화법으로 제조시 발생되는 폴리 실리콘 박막(14) 내부의 결함이 증가함을 알 수 있다.In addition, when the thickness of the amorphous silicon thin film 12 is thick, it can be seen that defects in the polysilicon thin film 14 generated during the metal induced crystallization method increase.
도2는 비정질 실리콘 박막(12)의 두께를 달리하여 500℃에서 20시간 열처리를 거친 폴리 실리콘 박막(14)의 투과전자 현미경을 이용하여 관찰한 이미지이다.FIG. 2 is an image observed using a transmission electron microscope of the polysilicon thin film 14 subjected to heat treatment at 500 ° C. for 20 hours at different thicknesses of the amorphous silicon thin film 12.
결정화된 폴리 실리콘 박막(14)의 모양은 금속유도 결정화에 의한 전형적인침상구조를 갖고 있으며, 침상내부에는 트윈과 같은 많은 결함을 포함하고 있다.The shape of the crystallized polysilicon thin film 14 has a typical needle-like structure by metal-induced crystallization, and contains many defects such as twins inside the needle.
비정질 실리콘 박막(12)의 두께가 200nm의 경우, 상당한 양의 결함이 발견되지만 두께가 50nm인 경우 이러한 결함이 상당히 감소함을 알 수 있다.It can be seen that when the thickness of the amorphous silicon thin film 12 is 200 nm, a significant amount of defects are found, but when the thickness is 50 nm, these defects are considerably reduced.
이것은 비정질 실리콘 박막(12)의 두께에 따라 열처리시 비정질 실리콘 박막(12)에 가해지는 스트레스가 주원인이다.This is mainly due to the stress applied to the amorphous silicon thin film 12 during heat treatment according to the thickness of the amorphous silicon thin film 12.
즉, 두께가 두꺼울수록 실리콘 박막과 절연막 기판간의 열팽창계수 차이로 인한 스트레스가 크기 때문에 이 결정결함이 전달되어 폴리 실리콘 박막(14) 내부에 결정결함이 커지게 된다.In other words, the larger the thickness, the greater the stress due to the difference in thermal expansion coefficient between the silicon thin film and the insulating film substrate, so that the crystal defect is transmitted, and the crystal defect becomes larger inside the polysilicon thin film 14.
따라서 비정질 실리콘 박막(12) 두께가 증가시 벌크(bulk) 특성이 증가함에 금속유도 결정화에 따른 침상형태의 실리콘 결정성장시에 결함의 발생율이 증가하고, 비정질 실리콘 박막(12)의 두께를 감소시킴으로써 이러한 결함이 감소됨을 알 수 있다.Therefore, when the thickness of the amorphous silicon thin film 12 increases, the bulk property increases, and thus, the incidence of defects increases during needle-shaped silicon crystal growth due to metal induction crystallization, and by reducing the thickness of the amorphous silicon thin film 12. It can be seen that this defect is reduced.
이와 같이 비정질 실리콘 박막(12)의 두께는 금속유도 결정화법에 의한 실리콘 성장시 발생되는 내부결함의 밀도에 중요한 인자로서 폴리 실리콘 박막(14)의 막질에 큰 영향을 줌을 알 수 있다.As described above, it can be seen that the thickness of the amorphous silicon thin film 12 is an important factor in the density of internal defects generated during silicon growth by metal induction crystallization and has a great influence on the film quality of the polysilicon thin film 14.
이러한 금속유도 결정화법에 의한 폴리 실리콘 박막(14)의 막질은 비정질 실리콘 박막(12)의 두께뿐만 아니라 열처리 시간, 열처리 온도, 금속의 양에 영향을 받는다.The film quality of the polysilicon thin film 14 by the metal induction crystallization method is affected by not only the thickness of the amorphous silicon thin film 12 but also the heat treatment time, the heat treatment temperature, and the amount of metal.
그러나 이러한 금속유도 결정화법은 금속의 양에 비례하여 금속유도 결정화 효과가 증가하고 금속이 증가함에 따라 결정화 온도가 낮아지므로 저온 결정화가가능한 장점을 가지고 있지만, 결정화된 실리콘의 박막내의 금속에 의한 오염으로 실리콘 박막 본래의 특성이 변화하는 단점을 지니고 있다.However, the metal-induced crystallization method has the advantage that low-temperature crystallization is possible because the crystallization temperature decreases as the metal-induced crystallization effect increases and the metal increases in proportion to the amount of metal, but due to contamination by the metal in the thin film of crystallized silicon The inherent characteristics of the silicon thin film have a disadvantage of changing.
또한, 열처리 시간이 10시간 이상으로 길고, 결정화 온도도 상대적으로 낮지 않다는 단점을 가지고 있다.In addition, the heat treatment time is longer than 10 hours, and has a disadvantage that the crystallization temperature is also relatively low.
따라서 본 발명은 비정질 실리콘 박막(12)의 두께를 너무 두껍지 않게 최적의 두께로 정하여, 결정화를 좋게 하기 위해 금속층을 두껍게 형성할 필요가 없고, 따라서 과다한 금속으로 인한 금속유도 결정화된 폴리 실리콘 박막(14)내의 금속오염을 줄이는 동시에 금속유도 결정화 온도를 낮추는 것이 유리하다.Therefore, in the present invention, the thickness of the amorphous silicon thin film 12 is determined not to be too thick, so that it is not necessary to form a thick metal layer in order to improve crystallization. Therefore, the metal-induced crystallization of the polysilicon thin film 14 due to excess metal Lowering the metal contamination crystallization temperature at the same time is advantageous.
기존의 기술로서는 실리콘 박막의 두께의 중요성이 인식되어 있지 않을 뿐 아니라 타 공정을 통한 결정화 온도감소, 결정화율 증가방법 등에 대한 연구가 주로 진행되고 있는 실정이다.As the existing technology, the importance of the thickness of the silicon thin film is not recognized, and studies on methods of decreasing the crystallization temperature and increasing the crystallization rate through other processes are mainly being conducted.
도3a부터 도3f는 본 발명에 따른 상기와 같은 비정질 실리콘 박막(12)의 두께를 조정하여 TFT를 제조하는 공정도를 도시한 것이다.3A to 3F show a process diagram of manufacturing a TFT by adjusting the thickness of the amorphous silicon thin film 12 as described above according to the present invention.
도3a를 참조하면, 절연기판(30) 상에 절연막(31)을 형성하고, 절연막(31) 상에 비정질 실리콘 박막(미도시)을 형성한다.Referring to FIG. 3A, an insulating film 31 is formed on the insulating substrate 30, and an amorphous silicon thin film (not shown) is formed on the insulating film 31.
이후, 실리콘 결정화를 위해 비정질 실리콘 박막 상에 금속층(미도시)을 형성한 후, 비정질 실리콘 박막에 탈수소를 위한 열처리와 및 비정질 실리콘 박막을 결정화하여 폴리 실리콘 박막으로 만들기 위한 열처리 작업을 진행한다.Subsequently, after forming a metal layer (not shown) on the amorphous silicon thin film for silicon crystallization, heat treatment for dehydrogenation on the amorphous silicon thin film and heat treatment for crystallizing the amorphous silicon thin film to form a polysilicon thin film are performed.
그 다음, 폴리 실리콘 박막을 사진식각하여 활성층(32)을 형성한다.Next, the polysilicon thin film is photographed to form the active layer 32.
도3b를 참조하면, 활성층(32) 상에 제1 절연막과 제1 도전층을 연속적으로형성한 다음, 제1 도전층을 사진식각하여 게이트전극(34)을 형성하고, 게이트전극(34)을 마스크로 하여 제 1 절연막을 식각하여 게이트 절연막(33)을 형성한다.Referring to FIG. 3B, the first insulating layer and the first conductive layer are sequentially formed on the active layer 32, and then the gate electrode 34 is formed by photolithography of the first conductive layer, and the gate electrode 34 is formed. The gate insulating film 33 is formed by etching the first insulating film as a mask.
도3c를 참조하면, 게이트전극(34)과 그 주변영역을 덮는 감광막패턴(PR)을 형성한 다음, 감광막패턴(PR)을 마스크로 하여 기판 전면에 고농도 불순물을 도핑하여 활성층(32)에 고농도 불순물 영역인 소오스와 드레인영역(32S)(32D)을 형성한다.Referring to FIG. 3C, after forming the photoresist pattern PR covering the gate electrode 34 and the peripheral region thereof, the photoresist pattern PR is used as a mask to dop the high concentration impurity on the entire surface of the substrate to form a high concentration in the active layer 32. Source and drain regions 32S and 32D which are impurity regions are formed.
도3d를 참조하면, 감광막패턴(PR)을 제거한 다음, 기판 전면에 저농도 불순물을 도핑하여 활성층(32)에 저농도 불순물영역인 엘디디 영역(32L)을 형성한다.Referring to FIG. 3D, after the photoresist pattern PR is removed, an LED region 32L as a lightly doped impurity region is formed on the active layer 32 by doping a lightly doped impurity on the entire surface of the substrate.
그 다음, 불순물이 도핑된 활성층에 열처리를 실시하여 활성층을 활성화시킨다.Then, the active layer doped with an impurity is heat treated to activate the active layer.
도3e를 참조하면, 기판의 노출된 전면을 덮는 보호막(35)을 형성한 다음, 보호막(35)을 사진식각하여 소오스영역(32S)과 드레인영역(32D)의 일부를 노출시킨다. 이어서, 노출된 기판 전면에 투명도전층을 형성한 다음, 사진식각하여 노출된 소오스영역과 드레인영역에 연결되는 소오스전극(36-1)과 드레인전극(36-2)을 형성한다.Referring to FIG. 3E, the passivation layer 35 covering the exposed entire surface of the substrate is formed, and then the passivation layer 35 is etched to expose a portion of the source region 32S and the drain region 32D. Subsequently, a transparent conductive layer is formed on the entire surface of the exposed substrate, followed by photolithography to form a source electrode 36-1 and a drain electrode 36-2 connected to the exposed source and drain regions.
TFT 제조공정에서는 비정질 실리콘 박막을 탈수소화시키기 위한 열처리공정과 결정화하기 위한 금속유도 결정화공정, 불순물이 도핑된 활성층을 활성화하기 위한 열처리 공정 등을 각각 진행하여야 한다.In the TFT manufacturing process, a heat treatment process for dehydrogenating an amorphous silicon thin film, a metal induction crystallization process for crystallization, and a heat treatment process for activating an active layer doped with impurities must be performed.
이상에서 설명한 바와 같은 본 발명에 따른 금속유도 결정화법에 의한 저온 폴리 실리콘 박막 제조방법은 다음과 같은 효과가 있다.The low-temperature polysilicon thin film manufacturing method by the metal-induced crystallization method according to the present invention as described above has the following effects.
비정질 실리콘 박막의 두께를 최적으로 조절하여 금속층과 비정질 실리콘 박막 사이의 계면의 격자 상수 등으로 인한 내부결함을 줄여, 이로 인해 결정화된 폴리 실리콘 박막을 채널로 이용하여 채널 내 전자이동도의 증가와 함께 누설전류의 양을 급격히 감소시킬 수 있는 등의 TFT 특성 향상을 가져올수 있고, 저온 폴리 TFT-LCD 혹은 액티브 매트릭스 OLED 제작시 고해상도 및 집적화에 대한 향상이 가능하다.By optimally controlling the thickness of the amorphous silicon thin film to reduce internal defects due to the lattice constant of the interface between the metal layer and the amorphous silicon thin film, the crystallized polysilicon thin film is used as the channel and with the increase of electron mobility in the channel It can bring about improvement of TFT characteristics such as rapidly reducing the amount of leakage current, and it is possible to improve high resolution and integration when manufacturing low temperature poly TFT-LCD or active matrix OLED.
그리고, 고품질의 결정성을 위해 금속층을 두껍게 형성할 필요가 없고, 따라서 과다한 금속으로 인한 금속유도 결정화된 폴리 실리콘 박막내의 금속오염을 줄이는 동시에 금속유도 결정화 온도를 낮출 수 있다.In addition, it is not necessary to form the metal layer thickly for high quality crystallinity, and thus, metal contamination in the polysilicon thin film which is induced by the excessive metal can be reduced, and the metal induction crystallization temperature can be lowered.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.Therefore, the technical scope of the present invention should not be limited to the contents described in the embodiments, but should be defined by the claims.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010082570A KR20030052561A (en) | 2001-12-21 | 2001-12-21 | Method for Fabrication poly silicom thin film having low-temperature using Metal Induced Crystalization Method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010082570A KR20030052561A (en) | 2001-12-21 | 2001-12-21 | Method for Fabrication poly silicom thin film having low-temperature using Metal Induced Crystalization Method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030052561A true KR20030052561A (en) | 2003-06-27 |
Family
ID=29577320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010082570A KR20030052561A (en) | 2001-12-21 | 2001-12-21 | Method for Fabrication poly silicom thin film having low-temperature using Metal Induced Crystalization Method |
Country Status (1)
| Country | Link |
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| KR (1) | KR20030052561A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100611154B1 (en) * | 2003-11-27 | 2006-08-09 | 삼성에스디아이 주식회사 | Thin Film Transistor using Metal Induced Crystallization and method of fabricating the same and Active Matrix Flat Panel Display using said Thin Film Transistor |
-
2001
- 2001-12-21 KR KR1020010082570A patent/KR20030052561A/en not_active Application Discontinuation
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|---|---|---|---|---|
| KR100611154B1 (en) * | 2003-11-27 | 2006-08-09 | 삼성에스디아이 주식회사 | Thin Film Transistor using Metal Induced Crystallization and method of fabricating the same and Active Matrix Flat Panel Display using said Thin Film Transistor |
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