KR20030047028A - Semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자에 사용되는 회로에 관한 것으로, 특히 작은 구간의 펄스신호를 큰 구간의 폭을 가지는 신호롤 출력하는 반도체 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to circuits used in semiconductor devices, and more particularly, to a semiconductor circuit for outputting a pulse signal of a small section with a signal having a width of a large section.
DRAM등의 반도체 소자에 있어서, 작은 구간의 펄스 신호를 입력받아 큰 구간의 폭을 가지는 신호를 만들어 내야할 경우가 있다. 이와 같은 작업이 필요할 때, 즉 수(예컨대 2~3) 나노(nano)초 정도 폭을 가지는 펄스 신호를 수십 나노초 정도의 폭을 가지는 신호로 만들어 내기 위하여, 보통 수십개의 롱채널(long channel) 트랜지스터와 수십개의 모스 커패시터가 필요하게 되고, 그렇게되면 많은 면적을 차지할 뿐만 아니라 전류 소모 상당히 커지게 된다.In a semiconductor device such as a DRAM, it is sometimes necessary to generate a signal having a large width by receiving a pulse signal of a small length. When this is needed, usually tens of long channel transistors, in order to make a pulse signal with a few (for example two or three) nanoseconds wide into a signal with a few tens of nanoseconds wide, And dozens of MOS capacitors are required, which not only takes up a lot of area, but also significantly increases current consumption.
도1은 종래기술에 의한 작은 구간의 펄스폭을 가지는 신호를 큰 구간의 펄스폭을 가지는 신호로 출력하는 반도체 회로를 나타내는 도면이다.1 is a diagram showing a semiconductor circuit for outputting a signal having a pulse width of a small section according to the prior art as a signal having a pulse width of a large section.
도1을 참조하여 살펴보면, 큰 구간의 펄스폭을 가지는 신호를 출력하기 위한 반도체 회로는,Referring to FIG. 1, a semiconductor circuit for outputting a signal having a pulse width of a large section may include:
시작신호(startup)에 따라 펄스폭의 시작위치(A)가 정해지는 최종출력신호(rast)를 피드백으로 입력받아 최종출력신호(rast)의 펄스폭 시작위치(A)를 일정시간 지연시키는 제1 지연부(10)와, 제1 지연부(10)의 출력신호(d1)을 입력받아 최종출력신호(rast)의 펄스폭 시작위치(A)를 일정시간 다시 지연시키는 제2 지연부(20)와, 제2 지연부(20)의 출력신호(d2)를 입력받아 최종출력신호(rast)의 펄스폭 시작위치(A)를 일정시간 다시 지연시키는 제3 지연부(30)와, 제3 지연부(30)의 출력신호(d3)를 입력받아 다시 지연시키는 제4 지연분(40)과, 제4 지연부(40)의 출력신호(d4)를 입력받아 최종출력신호(rast)의 펄스가 끝나는 위치를 정해주는 펄스폭 제어부(50)으로 구성된다.A first output signal receiving a final output signal (rast) in which a start position (A) of the pulse width is determined according to a start signal as a feedback and delaying the pulse width start position (A) of the final output signal (rast) for a predetermined time; The second delay unit 20 which receives the delay unit 10 and the output signal d1 of the first delay unit 10 and delays the pulse width start position A of the final output signal last again for a predetermined time. And a third delay unit 30 which receives the output signal d2 of the second delay unit 20 and delays the pulse width start position A of the final output signal rast again for a predetermined time, and a third delay. The fourth delay 40 which receives the output signal d3 of the unit 30 and delays again, and the output signal d4 of the fourth delay unit 40 receive the pulse of the final output signal rast. It consists of a pulse width control unit 50 to determine the ending position.
제1 지연부(10)는 최종출력신호(rast)를 입력받아 반전시키는 제1 인버터(I0)와, 제1 인버터(I0)의 출력을 입력받아 버퍼링하여 출력하는 직렬연결된 10개의 인버터(I1~ I10)와, 직렬연결된 10개의 인버터(I1~ I10)의 각각의 출력에 연결되며 모스 트랜지스터로 이루어진 커패시터(C1~ C10)와, 제1 인버터(I0) 및 제10 인버터(I10)이 출력을 입력받아 출력하는 2입력 제1 노어게이트(NOR1)로 구성된다.The first delay unit 10 receives the first output signal rast and inverts the first inverter I0 and ten inverters I1 to serially connected to receive and buffer the output of the first inverter I0. I10) and capacitors C1 to C10 each of which is connected to the outputs of ten inverters I1 to I10 connected in series and composed of MOS transistors, and the first inverter I0 and the tenth inverter I10 to input the outputs. It is composed of two input first NOR gates NOR1 that receive and output.
제2 지연부(10)는 제1 지연부(10)의 출력(d1)을 입력받아 버퍼링하여 출력하는 직렬연결된 10개의 인버터(I11~ I20)와, 직렬연결된 10개의 인버터(I11~ I20)의 각각의 출력에 연결되며 모스 트랜지스터로 이루어진 커패시터(C11~ C20)와, 제1 지연부(10)의 출력(d1) 및 제20 인버터(I20)의 출력을 입력받아 출력(d2)하는 2입력 제1 낸드게이트(NAND1)로 구성된다.The second delay unit 10 receives the output d1 of the first delay unit 10 and buffers and outputs 10 serially connected inverters I11 to I20 and 10 serially connected inverters I11 to I20. A two-input capacitor connected to each output and configured to receive capacitors C11 to C20 composed of MOS transistors, an output d1 of the first delay unit 10, and an output of the twentieth inverter I20. It consists of 1 NAND gate NAND1.
제3 지연부(30)는 제2 지연부(10)의 출력(d2)을 입력받아 버퍼링하여 출력하는 직렬연결된 10개의 인버터(I21~ I30)와, 직렬연결된 10개의 인버터(I11~ I20)의 각각의 출력에 연결되며 모스 트랜지스터로 이루어진 커패시터(C21~ C30)와, 제2지연부(20) 및 제30 인버터(I30)의 출력을 입력받아 출력(d3)하는 2입력 제2 노어게이트(NOR2)로 구성된다. 여기서 제3 지연부(30)를 구성하는 모스 트랜지스터로 이루어진 커패시터(C21~ C30)는 각각 스위치(S1 ~ S10)를 통해서 연결되어 있어 지연시간을 조절할 수 있다.The third delay unit 30 receives the output d2 of the second delay unit 10 and buffers and outputs 10 serially connected inverters I21 to I30 and 10 serially connected inverters I11 to I20. Capacitors C21 to C30 connected to respective outputs and MOS transistors, and a second input second NOR gate N2 that receives an output d3 of the second delay unit 20 and the 30th inverter I30. It is composed of Here, the capacitors C21 to C30 formed of the MOS transistors constituting the third delay unit 30 are connected through the switches S1 to S10, respectively, to adjust the delay time.
제4 지연부(40)는 제3 지연부(30)의 출력(d1)을 입력받아 버퍼링하여 출력하는 직렬연결된 6개의 인버터(I31~ I36)와, 직렬연결된 5개의 인버터(I31~ I35)의 각각의 출력에 연결되며 모스 트랜지스터로 이루어진 커패시터(C31~ C35)와, 제3 지연부(30)의 출력(d3) 및 제36 인버터(I36)의 출력을 입력받아 출력(d4)하는 2입력 제2 낸드게이트(NAND2)로 구성된다.The fourth delay unit 40 includes six inverters I31 to I36 connected in series to receive and buffer the output d1 of the third delay unit 30, and five inverters I31 to I35 connected in series. A second input connected to each output and configured to receive capacitors C31 to C35 formed of MOS transistors, an output d3 of the third delay unit 30, and an output of the 36th inverter I36, and output d4. It consists of 2 NAND gates.
펄스폭 제어부(50)는 인에이블신호(enable)신호를 반전하여 출력하는 제37 인버터(I37)와, 제4 지연부(40)의 출력(d4) 및 제37 인버터(I37)의 출력을 입력받아 출력하는 2입력 제3 낸드게이트(NAND3)와, 제3 낸드게이트(NAND3)의 출력을 반전시켜 출력하는 제38 인버터(I38)와, 제38 인버터(I38)의 출력을 게이터로 입력받아 전압전원(VDD)을 노드(N1)와 연결시키는 제1 피채널 모스 트랜지스터(MP1)와, 게이트로 시작신호(startup)을 입력받고 접지전원(VSS)과 노드(N1)을 연결하는 제1 앤채널 모스 트랜지스터(MP1)와, 노드(N1)의 신호를 입력받아 래치시키고 최종출력신호(rast)를 출력하는 제39,40 인버터(I39,I40)로 구성된다.The pulse width controller 50 inputs a 37 th inverter I37 for inverting and outputting an enable signal, an output d4 of the fourth delay unit 40, and an output of the 37 th inverter I37. A second input third NAND gate NAND3 to receive and output, a 38th inverter I38 for inverting and outputting the output of the third NAND gate NAND3, and an output of a 38th inverter I38 as a gate A first N-channel MOS transistor MP1 connecting the power supply VDD to the node N1 and a first N-channel receiving a start signal through a gate and connecting the ground power supply VSS to the node N1. The MOS transistor MP1 and the 39th and 40th inverters I39 and I40 which receive and latch a signal of the node N1 and output a final output signal rast.
도2는 도1의 반도체 장치의 동작시 각 신호의 파형을 나타내는 도면이다.FIG. 2 is a diagram illustrating waveforms of signals in the operation of the semiconductor device of FIG. 1.
이하 도1 내지 도2를 참조하여 작은 구간의 펄스폭을 가지는 신호를 큰 구간의 펄스폭을 가지는 신호로 출력하는 반도체 회로의 동작을 살펴본다.Hereinafter, an operation of a semiconductor circuit for outputting a signal having a pulse width of a small section as a signal having a pulse width of a large section will be described with reference to FIGS. 1 and 2.
먼저 인에이블신호가 로우로 셋팅되고, 시작신호(startup)에 의해 제1 앤채널 모스 트랜지스터(MP1)가 턴온되어 노드(N1)가 로우로 되고, 최종출력신호(rast)는 하이로 된다. 이 시점이 최종출력신호(rast)의 펄스폭의 시작점(A)이 되는 것이다.First, the enable signal is set low, the first N-channel MOS transistor MP1 is turned on by the start signal startup, and the node N1 is turned low, and the final output signal is made high. This point becomes the start point A of the pulse width of the final output signal rast.
제1 지연부(10)에 의해 최종출력신호(rast)의 펄스폭 시작위치(A)를 일정시간 지연시키고, 이어서, 제2,3,4 지연부(20,30,40)에 의해 최종출력신호(rast)의 펄스폭 시작위치(A)가 계속 지연된다. 도2의 파형도에서 A->B->C->D->E로 계속 지연됨을 알 수 있다.The first delay unit 10 delays the pulse width start position A of the final output signal rast for a predetermined time, and then the final output is performed by the second, third, and fourth delay units 20, 30, and 40. The pulse width start position A of the signal rast is continuously delayed. In the waveform diagram of FIG. 2, it can be seen that the delay continues from A-> B-> C-> D-> E.
이때 인에이블신호(enable)가 로우로 되어 있으므로, 최종적으로 제4 지연부(40)의 출력신호(d4)에 의해 제38 인버터(I38)의 출력이 로우로 되고, 제1 피채널 모스 트랜지스터(MP1)가 턴온되어 노드(N1)가 하이로 되어 최종출력신호(rast)가 로우로 된다. 이시점이 최종출력신호(rast)의 펄스폭이 끝나는 시점이다.At this time, since the enable signal is set low, the output of the 38th inverter I38 is set low by the output signal d4 of the fourth delay unit 40, and the first P-channel MOS transistor ( MP1 is turned on to make node N1 high, and the final output signal rast is low. This point is the end point of the pulse width of the final output signal (rast).
그러나 전술한 바와 같이 작은 구간의 펄스폭을 가지는 신호를 큰 구간의 펄스폭을 가지는 신호로 출력하는 반도체 회로를 구성하면, 수많은 인버터와 모스로 이루어진 커패시터를 사용해야 되기 때문에 많은 면적을 차지하게 되는 문제점이 있다. 또한 사용된 인버터의 스위칭(Switching) 전류가 많이 흐르게 되고, 지연시간 조절이 용이하지 못하게 되는 문제점도 생긴다.However, as described above, when a semiconductor circuit configured to output a signal having a small pulse width as a signal having a large pulse width has a large area, a large amount of inverter and MOS capacitors have to be used. have. In addition, the switching current of the used inverter flows a lot, and there is a problem that the delay time adjustment is not easy.
본 발명은 작은 구간의 펄스폭을 가지는 신호를 큰 구간의 펄스폭을 가지는 신호로 출력하는 반도체 회로를 제공하는 것을 목적으로 하며 상기의 회로는 특히 보다 적은 면적을 가지고 지연시간조절이 용이한 특성을 가지도록 하는데 그 목적이 있다.An object of the present invention is to provide a semiconductor circuit which outputs a signal having a pulse width of a small section as a signal having a pulse width of a large section. Its purpose is to have it.
도1은 종래기술에 의한 반도체 장치를 나타내는 도면.1 shows a semiconductor device according to the prior art.
도2는 도1의 반도체 장치의 동작시 각 신호의 파형을 나타내는 도면.FIG. 2 is a diagram showing waveforms of respective signals during operation of the semiconductor device of FIG. 1; FIG.
도3은 본 발명에 의한 바람직한 일실시예에 따른 반도체 장치.3 is a semiconductor device according to a preferred embodiment of the present invention.
도4는 도3의 반도체 장치의 동작시 각 신호의 파형을나타내는 도면.FIG. 4 is a diagram showing waveforms of signals in the operation of the semiconductor device of FIG. 3; FIG.
도5는 도4의 각 신호의 전위변화를 보다 자세하게 나타낸 도면.FIG. 5 is a diagram showing in detail the potential change of each signal of FIG. 4; FIG.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
100 : 기준전압발생기100: reference voltage generator
200 : 딜레이부200: delay unit
300 : 비교부300: comparison unit
400 : 출력부400: output unit
MN1 ~ MN14 : 앤채널 모스 트랜지스터MN1 to MN14: An Channel Morse Transistor
MP1 ~ MP8 : 피채널 모스 트랜지스터MP1 to MP8: P-channel MOS transistor
IN1 ~ IN7 : 인버터IN1 ~ IN7: Inverter
R0 ~ R4 : 저항R0 ~ R4: Resistance
C1,C2,Cd1 ~ Cdn,Cdp1~ Cdpn : 커패시터C1, C2, Cd1 ~ Cdn, Cdp1 ~ Cdpn: Capacitor
상기의 목적을 달성하기 위해 본발명의 일측면에 따르면, 좁은 펄스신호를 입력받아 일정구간 동안 인에이블 되는 신호로 출력하는 반도체 장치에 있어서, 일정한 레벨의 기준전위를 출력하는 기준전압발생부; 상기 기준전위를 입력받아 소정의 시간동안 지연시켜 출력하는 시간지연회로; 상기 시간지연회로의 출력 및 상기 기준전위를 비교하여 출력하는 비교기; 및시작펄스를 입력받아 따라 상기 일정구간 동안 인에이블 되는 신호의 인에이블 시작위치를 정해주고, 상기 비교기의 출력에 따라 상기 일정구간 동안 인에이블 되는 신호의 인에이블 구간의 끝위치를 정해주는 출력부를 구비하는 반도체 장치를 제공한다.According to an aspect of the present invention to achieve the above object, a semiconductor device for receiving a narrow pulse signal and outputting the signal enabled for a certain period, the semiconductor device comprising: a reference voltage generator for outputting a reference level of a constant level; A time delay circuit which receives the reference potential and delays the predetermined potential for a predetermined time and outputs the delay; A comparator comparing the output of the time delay circuit with the reference potential and outputting the comparator; And an output unit configured to receive a start pulse and determine an enable start position of a signal that is enabled during the predetermined period, and to determine an end position of an enable period of the signal enabled during the predetermined period according to the output of the comparator. Provided is a semiconductor device.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도3은 본 발명에 의한 바람직한 일실시예에 따른 반도체 장치이다.3 is a semiconductor device according to an embodiment of the present invention.
도3을 참조하여 설명하면, 작은 구간의 펄스폭을 가지는 신호를 큰 구간의펄스폭을 가지는 신호로 출력하는 반도체 회로는, 인에이블신호(on_off)에 따라 인에이블 되며, 기준전압(lock_ref)을 발생시키는 기준전압발생기(100)와, 기준전압발생기(100)에서 출력되는 기준전압(lock_ref)을 일정 지연시간 후에 출력단(chrg)으로 출력시키고, 최종출력신호(rast)을 입력받아 후단의 비교기(300)의 인에이블 신호를 출력시키는 시간지연회로(200)와, 기준전압(lock_ref)와 일정 지연시간을 가진 기준전압(lock_ref)를 비교하여 그 비교결과를 출력하는 비교기(300)와, 시간지연회로(200)의 출력을 입력받아 최종출력신호(rast)를 출력시키는 출력부(400)로 구성된다.Referring to FIG. 3, a semiconductor circuit outputting a signal having a pulse width of a small section as a signal having a pulse width of a large section is enabled according to the enable signal on_off, and the reference voltage lock_ref The reference voltage generator 100 to be generated and the reference voltage (lock_ref) output from the reference voltage generator 100 are output to the output stage (chrg) after a predetermined delay time, and the final output signal (rast) is input to the comparator of the rear stage ( A time delay circuit 200 for outputting the enable signal of 300, a comparator 300 comparing the reference voltage lock_ref with a reference voltage lock_ref having a predetermined delay time, and outputting a comparison result, and a time delay The output unit 400 receives an output of the circuit 200 and outputs a final output signal (rast).
기준전압발생기(100)는 전압전원이 소스와 연결되고 게이트가 드레인과 연결된 다이오드형 제1 피채널 모스 트랜지스터(MP1)와, 제1 피채널 모스 트랜지스터(MP1)와 전류미러(mirror)를 형성하는 제2 피채널 모스 트랜지스터(MP1)와, 제2 피채널 모스 트랜지스터(MP1)와 드레인이 연결되며 게이트가 소스로 연결된 다이오드형 제2 앤채널 모스 트랜지스터(MN2)와, 제2 앤채널 모스 트랜지스터(MN2)와 전류미러를 형성하는 제1 앤채널 모스 트랜지스터(MN1)와, 제1 앤채널 모스 트랜지스터(MN1)의 소스와 직렬연결된 다수개의 저항(R0,R1,R2,R3,R4)과, 직렬연결된 다수개의 저항(R0,R1,R2,R3,R4)에 각각 연결된 다수개의 스위치(S0,S1,S2,S3,S4)와, 제2 앤채널 모스 트랜지스터(MN2)와 제4 저항(R4)에 드에인이 공동연결되고 접지전원과 소스가 연결되며 반전된 인에이블 신호(on_off)를 게이트로 입력받는 인에이블 트랜지스터(MN0)로 구성된다. 여기서 비교기의 전류원 트랜지스터를 구동시키는 신호(g_gate)는 제2 앤채널 모스 트랜지스터(MN2)의 게이트에서 출력된다.The reference voltage generator 100 forms a diode-type first P-channel MOS transistor MP1 connected to a source and a gate to a drain, a first mirrored MOS transistor MP1 and a current mirror. The second N-channel MOS transistor MP1, the diode-type second N-channel MOS transistor MN2 connected to a drain and the gate of the second N-channel MOS transistor MP1, and a second N-channel MOS transistor ( A first N-channel MOS transistor MN1 forming a current mirror with MN2, and a plurality of resistors R0, R1, R2, R3, R4 connected in series with a source of the first N-channel MOS transistor MN1, and in series A plurality of switches S0, S1, S2, S3, and S4 connected to the plurality of resistors R0, R1, R2, R3, and R4, respectively, the second N-channel MOS transistor MN2 and the fourth resistor R4. The air is connected together, the ground power and the source are connected, and the inverted enable signal (on_off) is connected. It consists of the enable transistor (MN0) receiving a. The signal g_gate driving the current source transistor of the comparator is output from the gate of the second N-channel MOS transistor MN2.
시간지연회로(200)은 기준전압(lock_ref)를 게이트로 입력받고 소스가 전압전원과 연결된 제4 피채널 모스 트랜지스터(MP4)와, 게이트로 반전된 최종출력신호(rast)를 입력받고 소스가 제4 피채널 모스 트랜지스터(MP4)과 연결된 제3 피채널 모스 트랜지스터(MP3)과, 게이트로 반전된 최종출력신호(rast)를 입력받고 소스가 접지전원과 연결되며 드레인이 제3 피채널 모스 트랜지스터(MP3)와 연결되는 제3 앤채널 모스 트랜지스터(MN3)와, 전압전원과 제3 피채널 모스 트랜지스터(MP3) 및 제3 앤채널 모스 트랜지스터(MN3)의 드레인에 공통으로 연결되는 피채널 모스 트랜지스터로 이루어진 다수개의 커패시터(Cdp1,...,Cdpn)와, 접지전원과 제3 피채널 모스 트랜지스터(MP3) 및 제3 앤채널 모스 트랜지스터(MN3)의 드레인에 공통으로 연결되는 앤채널 모스 트랜지스터로 이루어진 다수개의 커패시터(Cd1,...,Cdn)와, 반전된 최종출력신호(rast)를 반전하여 후단의 비교기(300)의 인에이블신호(enable)로 출력하는 제3 인버터(IN3)로 구성된다.The time delay circuit 200 receives a reference voltage (lock_ref) as a gate and a fourth P-channel MOS transistor (MP4) whose source is connected to a voltage power supply, and a final output signal (rast) inverted to the gate and receives a source. The third P-channel MOS transistor MP3 connected to the four-channel MOS transistor MP4 and the final output signal inverted to the gate are input, the source is connected to the ground power source, and the drain is connected to the third P-channel MOS transistor MP4. A third N-channel MOS transistor MN3 connected to MP3, and a P-channel MOS transistor commonly connected to a voltage power supply and a drain of the third P-channel MOS transistor MP3 and the third N-channel MOS transistor MN3. A plurality of capacitors Cdp1, ..., Cdpn, and an n-channel MOS transistor commonly connected to a ground power source and a drain of the third P-channel MOS transistor MP3 and the third N-channel MOS transistor MN3.A plurality of capacitors Cd1,..., Cdn and a third inverter IN3 that inverts the inverted final output signal rast and outputs the enable signal of the comparator 300 in the subsequent stage. .
비교기(300)는 전압전원이 소스와 연결되고 게이트가 드레인과 연결된 다이오드형 제7 피채널 모스 트랜지스터(MP7)와, 제7 피채널 모스 트랜지스터(MP7)와 전류미러(mirror)를 형성하는 제6 피채널 모스 트랜지스터(MP6)와, 게이트로 비교기의 인에이블 신호(enable)를 입력받으며, 전압전원과 제6 피채널 모스 트랜지스터(MP6)의 드레인에 연결되는 제5 피모스 채널 트랜지스터(MP5)와, 전압전원과 소스가 연결되며 게이트로 시간지연회로의 출력신호(chrg)를 입력받는 제5 앤채널 모스 트랜지스터와, 반전된 인에이블신호(enable)를 게이트로 입력받으며 접지전원과소스가 연결되고 드레인이 제5 피모스 채널 트랜지스터(MP5)의 드레인과 연결되는 제4 앤채널 모스 트랜지스터(MN4)와, 게이트로 기준전압발생기(100)로부터 출력되는 기준전압(lock_ref)를 게이트로 입력받으며 전압전원과 소스가 연결된 제14 앤채널 모스 트랜지스터(MN14)와, 전류미러를 형성하는 제7 피채널 모스 트랜지스터(MP7) 및 제6 피채널 모스 트랜지스터(MP6)의 드레인에 각각 연결되며 게이트로 제5 앤모스 채널 트랜지스터(MP5)의 드레인전압(vind) 및 제14 앤채널 모스 트랜지스터(MN14)의 드레인 전압(vrefd)을 입력받고 소스가 공통 연결된 제6,7 앤채널 모스 트랜지스터(MN6,MN7)와, 제6,7 앤채널 모스 트랜지스터(MN6,MN7)의 소스와 연결되며 게이트로 기준전압발생기에서 출력되는 신호(g_gate)를 입력받는 제9 앤채널 모스 트랜지스터(MN9)와, 제9 앤채널 모스 트랜지스터(MN9)와 접지전원을 연결하며 게이트로 시간지연회로에 출력되는 비교기의 인에이블신호(enable)를 입력받는 제12 앤채널 모스 트랜지스터(MN12)와, 제8 앤채널 모스 트랜지스터(MN8)의 소스와 연결되며 게이트로 기준전압발생기에서 출력되는 신호(g_gate)를 입력받는 제8 앤채널 모스 트랜지스터(MN8)와, 제9 앤채널 모스 트랜지스터(MN8)와 접지전원을 연결하며 게이트로 시간지연회로에 출력되는 비교기의 인에이블신호(enable)를 입력받는 제11 앤채널 모스 트랜지스터(MN11)와, 제14 앤채널 모스 트랜지스터(MN10)의 소스와 연결되며 게이트로 기준전압발생기(100)에서 출력되는 신호(g_gate)를 입력받는 제10 앤채널 모스 트랜지스터(MN10)와, 제10 앤채널 모스 트랜지스터(MN10)와 접지전원을 연결하며 게이트로 시간지연회로에 출력되는 비교기의 인에이블신호(enable)를 입력받는 제13 앤채널 모스트랜지스터(MN13)와, 제6 앤채널 모스 트랜지스터(MN6)의 드레인으로 부터 출력되는 신호(vout)를 버퍼링하는 두개의 제5,6 인버터(IN5,IN6)로 구성된다.The comparator 300 includes a diode-type seventh P-channel MOS transistor MP7 connected to a source and a gate connected to a drain, and a sixth to form a current mirror with the seventh P-channel MOS transistor MP7. A fifth PMOS channel transistor MP5 connected to the PMOS transistor MP6 and an enable signal of the comparator through a gate, and connected to a voltage power source and a drain of the sixth PMOS transistor MP6; The fifth N-channel MOS transistor receives the output signal (chrg) of the time delay circuit to the gate, the inverted enable signal (enable) is input to the gate, and the ground power source is connected to the source. A fourth N-channel MOS transistor MN4 having a drain connected to the drain of the fifth PMOS channel transistor MP5 and a gate of the reference voltage lock_ref output from the reference voltage generator 100 are input to the gate. A gate connected to a drain of the fourteenth N-channel MOS transistor MN14 connected to a voltage power source and a source, the seventh P-channel MOS transistor MP7 and the sixth P-channel MOS transistor MP6 that form a current mirror, respectively. Sixth and seventh N-channel MOS transistors MN6 and MN7 having a source connected to the drain voltage vind of the fifth NMOS channel transistor MP5 and the drain voltage vrefd of the fourteenth N-channel MOS transistor MN14. And a ninth N-channel MOS transistor MN9 connected to the sources of the sixth and seventh N-channel MOS transistors MN6 and MN7 and receiving a signal g_gate output from the reference voltage generator as a gate. A twelfth N-channel MOS transistor MN12 that connects the MOS transistor MN9 to a ground power source and receives an enable signal of the comparator output to the time delay circuit as a gate; and an eighth N-channel MOS transistor MN8. Is connected to the source of A comparator connected to an eighth N-channel MOS transistor MN8 that receives the signal g_gate output from the reference voltage generator as a gate, a ground power supply to a ninth N-channel MOS transistor MN8, and is output to a time delay circuit as a gate. A signal (g_gate) output from the reference voltage generator 100 connected to a source of the eleventh N-channel MOS transistor MN11 and the source of the fourteenth N-channel MOS transistor MN10 and output as a gate. A thirteenth N-channel MOS transistor MN10 and a tenth N-channel MOS transistor MN10 connected to a ground power source, and receiving an enable signal of the comparator output to the time delay circuit as a gate; The N-channel MOS transistor MN13 and two fifth and sixth inverters IN5 and IN6 buffering the signal vout output from the drain of the sixth N-channel MOS transistor MN6.
출력부(400)는 제6 인버터(IN6)의 출력신호(hho) 및 인에이블신호(enable)를 일측입력으로 받고, 타측입력은 각각의 출력이 커로스 커플 로 입력되어 래치를 구성하는 제4,5 낸드게이트(NAND4,NAND5)와, 제5 낸드게이트(NAND5)의 출력(flag)를 게이트로 입력바고 소스가 전원전압과 연결되는 제8 피채널 모스 트랜지스터(MP8)와, 게이트로 시작신호(startp)를 입력받으며 접지전원과 제8 피채널 모스 트랜지스터(MP8)를 연결하는 제15 앤채널 모스 트랜지스터(MN15)와, 제15 앤채널 모스 트랜지스터(MN15) 및 제8 피채널 모스 트랜지스터(MP8)의 드레인 신호를 래치하여 최종출력신호로 출력하는 두개의 제8,9 인버터(IN8,IN9)로 구성된다.The output unit 400 receives the output signal hho and the enable signal enable of the sixth inverter IN6 as one input, and the other input inputs a fourth output of each output to a coupling couple to form a latch. A fifth NAND gate (NAND4, NAND5), an output flag of the fifth NAND gate (NAND5) as a gate, and an eighth P-channel MOS transistor (MP8) whose source is connected to a power supply voltage, and a gate start signal a fifteenth N-channel MOS transistor MN15 that receives a startp and connects a ground power source and an eighth P-channel MOS transistor MP8, a fifteenth N-channel MOS transistor MN15, and an eighth P-channel MOS transistor MP8. And the eighth and ninth inverters IN8 and IN9 for latching the drain signal and outputting the final output signal.
도4는 도3의 반도체 장치의 동작시 각 신호의 파형을나타내는 도면이다.FIG. 4 is a diagram showing waveforms of respective signals during operation of the semiconductor device of FIG. 3.
도5는 도4의 각 신호의 전위변화를 보다 자세하게 나타낸 도면이다.5 is a view showing in detail the potential change of each signal of FIG.
이하 도3 내지 도5 를 참조하여, 본 발명에 의한 작은 구간의 펄스폭을 가지는 신호를 큰 구간의 펄스폭을 가지는 신호로 출력하는 반도체 회로의 동작에 대해서 설명한다.3 to 5, the operation of the semiconductor circuit for outputting a signal having a pulse width of a small section according to the present invention as a signal having a pulse width of a large section will be described.
먼저 기준전압(lock_ref)를 만들기 위해 기준전압 발생기(100)의 인에이블신호(on_off)를 로우로 하면 직렬 저항(R0,R1,R2,R3,R4)의 값에 의해 일정한 값의 기준전압(lock__ref)이 발생한다.First, when the enable signal (on_off) of the reference voltage generator 100 is set low to make the reference voltage (lock_ref), the reference voltage (lock__ref) of a constant value is determined by the values of the series resistors R0, R1, R2, R3, and R4. ) Occurs.
기준전압(lock__ref)이 안정적을 생성되면, 출력부(400)의 시작신호(stargp)를 인가하면 최종출력신호(rast)는 하이가 되고, 이 신호가 시간지연회로(200)로피드백되어 제2 인버터(In2)로 입력되면 제3 피채널 모스 트랜지스터(MP3)는 턴온되고, 제3 앤채널 모스 트랜지스터(MN3)는 턴오프된다.When the reference voltage lock__ref is stable, the start signal stargp of the output unit 400 is applied, and the final output signal rast becomes high. The signal is fed back to the time delay circuit 200 to provide a second signal. When input to the inverter In2, the third P-channel MOS transistor MP3 is turned on and the third N-channel MOS transistor MN3 is turned off.
이 때 이미 일정 전위로 대기하는 기준전압(lock_ref)이 입력되는 제4,10 피 채널 모스 트랜지스터에 의해 출력노드(chrg)가 천천히 전하가 공급된다. 공급되는 전하의 양이 서서히 증가함에 따라 노드(chrg)와 연결되는 제5 앤채널 모스 트랜지스터(MN5)의 출력전위(vind)가 기준전압(lock_ref)의 출력을 입력받는 제14 앤채널모스 트랜지스터(MN14)의 출력(vrefd)보다 높은 전위가 되면, 비교기의 출력단(vout)이 낮은 전위가 되어, 제5 낸드(NAND5)의 출력을 로우로 되게 하여 최종출력신호를 로우로 변화시켜 모든 동작을 마친다.At this time, the output node chrg is slowly supplied with the charge by the fourth and tenth channel MOS transistors to which the reference voltage lock_ref already waiting at a predetermined potential is input. As the amount of charge supplied is gradually increased, the fourteenth n-channel MOS transistor in which the output potential (vind) of the fifth n-channel MOS transistor MN5 connected to the node chrg receives an output of the reference voltage lock_ref. When the potential becomes higher than the output vrefd of the MN14, the output terminal vout of the comparator becomes a low potential, the output of the fifth NAND 5 is brought low, and the final output signal is changed low to complete all operations. .
위의 동작에 있어서, 전원전압 변동에 의한 지연시간의 변화를 적게 하여 주기 위해 비교기(300)을 추가한 것이다. 만약 비교기가 없이 시간지연회로(200)의 출력을 바로 출력단(400)으로 연결하여 사용하면, 천천히 전압이 올라가는 노드(chrg)의 전위는, 전원전압이 올라가게 되면 더 큰 지연시간을 가지게 되고, 전원전압이 내려가게 되면 작은 지연시간을 가지게 된다. 이러한 단점을 보완하기 위하여 비교기 한쪽의 입력에 기준전압(lock_ref)를 입력하고, 노드(chrg)의 전위상승에 따라 비교하는 비교기를 추가한 것이다.In the above operation, the comparator 300 is added to reduce the change in the delay time caused by the power supply voltage variation. If the output of the time delay circuit 200 is directly connected to the output terminal 400 without using a comparator, the potential of the node (chrg) that gradually rises in voltage has a larger delay time when the power supply voltage rises, When the supply voltage goes down, there is a small delay time. To compensate for this disadvantage, a reference voltage (lock_ref) is input to one input of the comparator and a comparator is added to compare according to the potential rise of the node (chrg).
또한 비교기(300)를 시간지연회로(200)가 동작 할 때만 사용하게 함으로서 전류소모를 줄이게 하였다. 시작신호(startp)에 의해 하이가 되로, 시간지연이 끝남을 알리는 신호(flag)에 의해 로우가 되는 최종출력신호(rast) 신호를 피드백시켜 비교기를 온-오프시켜준다.In addition, by using the comparator 300 only when the time delay circuit 200 is operated to reduce the current consumption. The comparator is turned on and off by feeding back a final output signal (rast) signal which is high by the start signal startp and becomes low by a signal indicating the end of the time delay.
또한, 비교기가 사용될 때 전류소모를 더욱 줄여주기 위해서, 기준전압생성부(M1)에서 전원전압보다는 작고, 제8,9,10 앤채널 모스 트랜지스터(MN8,MN9,MN10)의 문턱전압(Vt) 보다는 큰 일정레벨을 만들어서 제8,9,10 앤채널 모스 트랜지스터(MN8,MN9,MN10)의 게이트에 입력시킨다.In addition, in order to further reduce current consumption when the comparator is used, the threshold voltage Vt of the eighth, ninth, and tenth channel MOS transistors MN8, MN9, and MN10 is smaller than the power supply voltage in the reference voltage generator M1. Rather, a larger constant level is made and input to the gates of the eighth, ninth, and tenth channel MOS transistors MN8, MN9, and MN10.
기준전압발생기(100)에서 기준전압을 생성시킬 때 원하는 레벨 생성을 용이하게 바꿀수 있게 하기 위하여, 다수개의 저항을 직렬로 연결하는 옵션(Option) 처리를 함으로써 기준전압(lock_ref)을 쉽게 변화시킬 수 있게 된다.In order to easily change the desired level generation when generating the reference voltage in the reference voltage generator 100, the reference voltage (lock_ref) can be easily changed by performing an option process of connecting a plurality of resistors in series. do.
이 옵션처리의 효과는 기준전압(lock_ref)을 바꿈으로서 노드(chrg)의 전하가 충전되는 속도를 변화 시킬 수 있게 되어 지연시간을 변화 시킬 수 있아. 이에 더해서 노드(chrg)에 연결되는 모스 트랜지스터로 이루어진 다수개 커패시터를 병렬로 구비하고 커패시터의 크기를 조절하게 되면, 노드(chrg)의 전위 상승 속드를 변화 시킬 수 있어 지연시간의 변화를 용이하게 할 수 있다.The effect of this option processing is to change the delay time by changing the reference voltage (lock_ref) to change the rate at which the charge of the node (chrg) is charged. In addition, if a plurality of capacitors consisting of MOS transistors connected to the node (chrg) are provided in parallel and the size of the capacitor is adjusted, the potential rising speed of the node (chrg) can be changed to facilitate the change of the delay time. Can be.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
본 발명에 따라 반도체 회로를 구성하면, 적은 면적과 저전력을 가지며 전원전압 변동에 따라 펄스폭의 변화가 일정하면서도 좁은 펄스폭의 신호를 넓은 펄스폭을 가지는 신호로 출력하는 반도체 회로를 구현 할 수 있다.According to the present invention, when the semiconductor circuit is configured, a semiconductor circuit having a small area and low power and outputting a narrow pulse width signal as a signal having a wide pulse width while having a constant pulse width change according to a change in power supply voltage can be implemented. .
Claims (4)
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| KR10-2001-0077399A KR100406544B1 (en) | 2001-12-07 | 2001-12-07 | Semiconductor device |
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|---|---|---|---|---|
| KR100608382B1 (en) * | 2005-06-21 | 2006-08-08 | 주식회사 하이닉스반도체 | Circuit for generating of output enable signal |
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2001
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