KR20030046872A - Magnetoresistive ram - Google Patents

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Abstract

PURPOSE: A magnetoresistive RAM(Random Access Memory) is provided to reduce a size of a magnetoresistive RAM cell by memorizing multiple data according to the magnetizing direction of an MTJ(Magnetic Tunnel Junction) within the magnetoresistive RAM. CONSTITUTION: A magnetoresistive RAM includes a multiple data detection circuit(100) to convert the current of a magnetoresistive RAM cell connected to a bit line and detect multiple data according to a difference between the magnetizing directions of an MTJ within the magnetoresistive RAM cell. The data detection circuit includes a current-voltage conversion portion(110), a plurality of sense amplifiers(120,130,140) which generate reference voltage having different values, and a data encoder(150). The current-voltage conversion portion converts the current of a magnetoresistive RAM cell to the voltage and generates the multiple data. The sense amplifiers are used for generating and amplifying plural data by using the reference voltage. The data encoder is used for encoding the plural data.

Description

자기 저항 램{Magnetoresistive RAM}Magnetoresistive RAM

본 발명은 자기 저항 램(Magnetroresistive Random Access Memory, 이하 'MRAM'이라고 칭함)에 관한 것으로서, 보다 상세하게는, 게이트 메탈 전극과 서브 채널 사이에 MTJ(Magnetic Tunnel Junction, 이하 'MTJ'라고 칭함)을 구비하여, MRAM 셀의 워드라인 전압의 크기에 따라 MTJ를 통해서 흐르는 전류와 드레인 영역에서 소오스 영역으로 흐르는 전류를 제어함으로써 2개 이상의 다중 데이터를 판독 및 기록하도록 구성된 자기 저항 램에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a magnetoresistive random access memory (MRAM), and more particularly, an MTJ (Magnetic Tunnel Junction, referred to as MTJ) between a gate metal electrode and a subchannel. And a magnetoresistive RAM configured to read and write two or more pieces of multiple data by controlling a current flowing through the MTJ and a current flowing from the drain region to the source region according to the magnitude of the word line voltage of the MRAM cell.

휴대용 기기와 통신용 기기의 수요가 급증함에 따라 전원이 차단되면 데이터를 잃어버리는 휘발성인 메모리의 한계를 극복하기 위해 비휘발성이면서 기록/판독의 횟수에 제한을 극복할 수 있는 메모리의 필요성이 증가하게 되었다. 그래서, 이를 만족시키기 위한 메모리로 자극의 상대적인 배열에 다른 자기저항의 차이를 이용한 MRAM(Magnetoresistive Random Access Memory)이 개발되었다.As the demand for portable devices and communication devices soars, the need for nonvolatile and memory to overcome the limitations of volatile memory that loses data when power is cut off increases the need for memory. . Therefore, a magnetoresistive random access memory (MRAM) using a different magnetoresistance difference in a relative arrangement of magnetic poles has been developed as a memory for satisfying this.

이러한 MRAM은 자기 물질 박막에 자기 분극(Magnetic Polarization)을 저장시키는 메모리 형태로서, 비트라인 전류와 워드라인 전류의 조합에 의해 생성된 자기장에 의해 자기 분극을 바꾸거나 감지해 냄으로써 기록/판독 동작이 수행된다.The MRAM is a type of memory that stores magnetic polarization in a magnetic material thin film, and write / read operation is performed by changing or sensing magnetic polarization by a magnetic field generated by a combination of bit line current and word line current. do.

즉, MRAM은 스핀이 전자의 전달 현상에 지대한 영향을 미치기 때문에 생기는 거대 자기 저항(GMR: Giant Magneto Resistance) 현상이나 스핀 편극 자기투과 현상을 이용해서 구현된 메모리 소자로서, 일반적으로 GMR, MTJ 등의 자기 현상을 이용한 소자를 메모리 셀로 하여 데이터를 저장한다.In other words, MRAM is a memory device implemented using a giant magneto resistance (GMR) phenomenon or a spin polarization magnetic permeation phenomenon, which occurs because spin has a great influence on the electron transfer phenomenon. Data is stored using a device using magnetic phenomena as a memory cell.

먼저, 거대 자기 저항(GMR) 현상을 이용한 MRAM은 비자성층을 사이에 둔 두 자성층에서 스핀방향이 같은 경우보다 다른 경우의 저항이 크게 다른 현상을 이용해 GMR 자기 메모리 소자를 구현하는 것이다. 그리고, 스핀 편극 자기 투과 현상을 이용한 MRAM은 절연층을 사이에 둔 두 자성층에서 스핀 방향이 같은 경우가 다른 경우보다 전류 투과가 훨씬 잘 일어난다는 현상을 이용하여 자기 투과 접합 메모리 소자를 구현하는 것이다.First, in the MRAM using a large magnetoresistance (GMR) phenomenon, a GMR magnetic memory device is implemented by using a phenomenon in which the resistance in the case where the spin directions are different in the two magnetic layers having a nonmagnetic layer therebetween is significantly different. In addition, the MRAM using the spin polarization magnetic permeation phenomenon is a magnetic permeation junction memory device using a phenomenon that current transmission occurs much better than the case where the spin direction is the same in two magnetic layers having an insulating layer interposed therebetween.

그런데, 휴대용 컴퓨터 및 통신용 제품들은 반도체 메모리 소자의 리드/라이트(read/write) 횟수에 제한이 없어야 함에도 불구하고, 기존의 반도체 메모리 소자의 플래시 기술은 리드/라이트 횟수가 105~106정도밖에 되지 않는다.However, although portable computers and communication products should not have a limit on the number of read / write times of semiconductor memory devices, the flash technology of the conventional semiconductor memory devices has only 10 5 to 10 6 read / write times. It doesn't work.

도 1은 이러한 종래의 MRAM의 셀 어레이를 나타낸다.1 shows a cell array of such a conventional MRAM.

도 1에 나타난 MRAM 셀은 복수개의 워드라인 WL1~WL4, 복수개의 비트라인 BL1,BL2, 및 복수개의 비트라인 BL1,BL2와 연결된 센스앰프 SA1, SA2로 구성된다. 워드라인 WL4와 비트라인 BL2에 의해 선택된 하나의 셀(1)은 하나의 스위칭 트랜지스터 T와 하나의 MTJ로 구성된다.The MRAM cell shown in FIG. 1 includes a plurality of word lines WL1 to WL4, a plurality of bit lines BL1 and BL2, and sense amplifiers SA1 and SA2 connected to the plurality of bit lines BL1 and BL2. One cell 1 selected by word line WL4 and bit line BL2 is composed of one switching transistor T and one MTJ.

먼저, 워드라인 선택 신호에 의해 복수개의 워드라인 WL1~WL4 중 하나의 워드라인 WL4가 선택되면, 스위칭 트랜지스터 T의 턴-온에 의해 MTJ에 일정 전압이 가해진다. 그런 다음, 센스 앰프 SA2는 이 MTJ의 극성에 따라 선택된 비트라인 BL2의 센싱 전류를 증폭한다.First, when one word line WL4 of the plurality of word lines WL1 to WL4 is selected by the word line selection signal, a constant voltage is applied to the MTJ by turning on the switching transistor T. The sense amplifier SA2 then amplifies the sensing current of the selected bitline BL2 according to the polarity of this MTJ.

도 2a 및 도 2b는 상술한 MTJ의 단면도를 나타낸 것이다.2A and 2B show cross-sectional views of the above-described MTJ.

도 2a 및 도 2b에 나타낸 바와 같이, MTJ의 상부(Top)는 가변 강자성층(Free magnetic layer; 2)으로 형성되고, 하부(Bottom)는 고정 강자성층(Fixed magnetic layer; 4)으로 형성된다. 이러한 가변 강자성층(2) 및 고정 강자성층(4)은 NiFeCo/CoFe와 같은 물질로 이루어져 있다.As shown in FIGS. 2A and 2B, the top of the MTJ is formed of a variable free magnetic layer 2, and the bottom is formed of a fixed magnetic layer 4. The variable ferromagnetic layer 2 and the fixed ferromagnetic layer 4 are made of a material such as NiFeCo / CoFe.

가변 강자성층(2)과 고정 강자성층(4)은 그 두께를 달리하여, 고정 강자성층(4)은 강한 자기장에서 자기 분극이 변할 수 있도록 하고, 가변 강자성층(2)은 약한 자기장에서 자기 분극이 변할 수 있도록 한다. 이러한 고정 강자성층(4)은 고정층으로서 자화 방향이 변하지 않고 한 방향으로 고정되어 있다.The variable ferromagnetic layer 2 and the fixed ferromagnetic layer 4 have different thicknesses, so that the fixed ferromagnetic layer 4 can change magnetic polarization in a strong magnetic field, and the variable ferromagnetic layer 2 has magnetic polarization in a weak magnetic field. Allow this to change. The fixed ferromagnetic layer 4 is fixed in one direction without changing the magnetization direction as a fixed layer.

또한, 가변 강자성층(2)과 고정 강자성층(4)의 사이에는 터널 산화막(3)이 형성되는데, 이러한 터널 산화막(3)은 Al2O3과 같은 물질로 이루어져 있다.In addition, a tunnel oxide film 3 is formed between the variable ferromagnetic layer 2 and the fixed ferromagnetic layer 4, and the tunnel oxide film 3 is made of a material such as Al 2 O 3 .

여기서, 도 2a는 가변 강자성층(2)과 고정 강자성층(4)의 자화 방향이 같은 경우로서, 자화 방향이 같은 경우에는 센싱 전류가 커진다.2A illustrates a case in which the magnetizing directions of the variable ferromagnetic layer 2 and the fixed ferromagnetic layer 4 are the same, and the sensing current increases when the magnetizing directions are the same.

도 2b는 가변 강자성층(2)과 고정 강자성층(4)의 자화 방향이 반대인 경우로서, 자화 방향이 다른 경우에는 센싱 전류가 작아진다.FIG. 2B illustrates a case in which the magnetization directions of the variable ferromagnetic layer 2 and the fixed ferromagnetic layer 4 are opposite, and the sensing current decreases when the magnetization directions are different.

여기서, 가변 강자성층(2)은 외부 자장에 의해 자화 방향이 바뀐다. 즉 MRAM 셀은 이러한 가변 강자성층(2)의 자화 방향에 따라 로직 "0" 또는 로직 "1"의 정보를 기억한다. 따라서, 기록시에는 하부층의 자기 분극은 변하지 않고 상부층의 자기 분극만 변화시킬 수 있는 자기장만 발생된다.Here, the magnetizing direction of the variable ferromagnetic layer 2 is changed by an external magnetic field. That is, the MRAM cell stores information of logic "0" or logic "1" in accordance with the magnetization direction of the variable ferromagnetic layer 2. Therefore, at the time of recording, only the magnetic field capable of changing the magnetic polarization of the upper layer is generated without changing the magnetic polarization of the lower layer.

그런데, 종래의 MRAM 셀 구조는 1T+1MTJ로 구성되어 있기 때문에, 셀 구조가 복잡하여 공정이 어렵게 될 뿐만 아니라 셀 사이즈 면에서도 불리한 문제점이 있다.However, since the conventional MRAM cell structure is composed of 1T + 1MTJ, the cell structure is complicated and the process is difficult, and there is a disadvantage in terms of cell size.

따라서, 본 발명은 상기와 같은 문제점에 착안하여 이루어진 것으로, 워드라인 전압의 크기에 따라 MRAM 셀의 MTJ를 통해 흐르는 전류와 드레인 영역에서 소오스 영역으로 흐르는 전류를 제어하여 2개 이상의 다중 데이터를 기억하는 자기 저항 램을 제공함에 있다.Accordingly, the present invention has been made in view of the above problems, and according to the magnitude of the word line voltage to control the current flowing through the MTJ of the MRAM cell and the current flowing from the drain region to the source region to store two or more multiple data In providing a magnetoresistive RAM.

본 발명의 또 다른 목적은 2개 이상의 다중 데이터를 기억하는 자기 저항 램을 제공하여 자기 저항 램의 셀 사이즈를 줄이는 것에 있다.Another object of the present invention is to reduce the cell size of the magnetoresistive RAM by providing a magnetoresistive RAM that stores two or more multiple data.

본 발명의 또 다른 목적은, 2개 이상의 다중 데이터를 기억하는 자기 저항 램을 제공하여 공정의 어려움을 해결하는 것에 있다.It is still another object of the present invention to provide a magnetoresistive RAM for storing two or more multiple data to solve the difficulty of the process.

본 발명의 또 다른 목적은 2개 이상의 다중 데이터를 기억하는 자기 저항 램을 제공하여 센싱 마진을 향상시키는 것에 있다.It is still another object of the present invention to improve a sensing margin by providing a magnetoresistive RAM for storing two or more multiple data.

도 1은 종래의 MRAM에 관한 셀 어레이를 나타낸 도면.1 shows a cell array of a conventional MRAM.

도 2a 및 2b는 일반적인 MTJ의 단면도.2A and 2B are cross-sectional views of a typical MTJ.

도 3은 본 발명에 따른 MRAM 셀 어레이 및 4개의 다중 데이터 레벨을 검출하는 다중 데이터 검출회로를 나타낸 도면.3 illustrates an MRAM cell array and multiple data detection circuitry for detecting four multiple data levels in accordance with the present invention.

도 4는 도 3에 나타낸 다중 데이터 검출회로의 4개의 다중 데이터와 기준전압을 나타낸 그래프.4 is a graph showing four multiple data and a reference voltage of the multiple data detection circuit shown in FIG.

도 5는 도 4의 그래프에서의 4개의 다중 데이터를 나타낸 테이블.5 is a table showing four multiplex data in the graph of FIG.

도 6은 도 5의 테이블 값을 만들기 위한 데이터 인코더의 회로도.6 is a circuit diagram of a data encoder for generating the table values of FIG.

도 7a 및 도 7b는 본 발명에 따른 MRAM 셀의 단면도.7A and 7B are cross-sectional views of MRAM cells in accordance with the present invention.

도 8은 본 발명에 따른 MRAM 셀의 심볼을 나타낸 단면도.8 is a sectional view showing a symbol of an MRAM cell according to the present invention;

도 9는 본 발명에 따른 또 다른 MRAM 셀의 단면도.9 is a cross-sectional view of another MRAM cell in accordance with the present invention.

도 10a 내지 도 10d는 본 발명에 따른 MRAM 셀의 MTJ의 자화방향의 차이를 나타낸 도면.10A to 10D are diagrams showing differences in magnetization directions of MTJs of MRAM cells according to the present invention.

도 11a 내지 도 11c는 본 발명에 따른 MRAM 셀의 동작 영역을 나타낸 단면도.11A-11C are cross-sectional views of the operating area of an MRAM cell in accordance with the present invention.

도 12는 본 발명에 따른 MRAM 셀의 동작 영역을 나타낸 그래프.12 is a graph showing an operating region of an MRAM cell according to the present invention.

도 13은 본 발명에 따른 4개의 다중 데이터 레벨을 검출할 수 있는 MRAM 셀 어레이의 판독동작의 타이밍도.13 is a timing diagram of a read operation of an MRAM cell array capable of detecting four multiple data levels in accordance with the present invention.

도 14는 본 발명에 따른 4개의 다중 데이터 레벨을 검출할 수 있는 MRAM 셀 어레이의 기록동작의 타이밍도.14 is a timing diagram of a write operation of an MRAM cell array capable of detecting four multiple data levels according to the present invention.

도 15는 본 발명에 따른 MRAM 셀 어레이 및 8개의 다중 데이터 레벨을 검출하는 다중 데이터 검출회로를 나타낸 도면.Figure 15 illustrates an MRAM cell array and multiple data detection circuitry for detecting eight multiple data levels in accordance with the present invention.

도 16은 도 15에 나타낸 다중 데이터 검출회로에서의 8개의 다중 데이터와 기준전압을 나타낸 그래프.FIG. 16 is a graph showing eight multiple data and reference voltages in the multiple data detection circuit shown in FIG. 15; FIG.

도 17은 도 16의 8개의 다중 데이터를 나타낸 테이블.FIG. 17 is a table showing eight multiple data of FIG. 16. FIG.

도 18은 도 17의 테이블 값을 만들기 위한 데이터 인코더의 회로도.18 is a circuit diagram of a data encoder for generating the table values of FIG.

도 19는 본 발명에 따른 NAND-MRAM 셀 어레이와 다중 데이터 검출회로를 나타낸 도면,19 illustrates a NAND-MRAM cell array and multiple data detection circuits according to the present invention;

도 20은 본 발명에 따른 NAND-MRAM 폴디드 비트라인 셀 어레이와 다중 데이터 검출회로를 나타낸 도면.20 illustrates a NAND-MRAM folded bitline cell array and multiple data detection circuits in accordance with the present invention.

도 21은 본 발명에 따른 2NAND-MRAM 셀 어레이와 다중 데이터 검출회로를 나타낸 도면.21 illustrates a 2NAND-MRAM cell array and multiple data detection circuits in accordance with the present invention.

도 22는 본 발명에 따른 스위칭 제어 NAND-MRAM 셀 어레이와 다중 데이터 검출회로를 나타낸 도면.22 illustrates a switching control NAND-MRAM cell array and multiple data detection circuits in accordance with the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

10 : 반도체 기판12 : 소오스 영역10 semiconductor substrate 12 source region

14 : 드레인 영역16: 절연층14 drain region 16: insulating layer

18: 고정 강자성층20: 터널 산화막18: fixed ferromagnetic layer 20: tunnel oxide film

22: 가변 강자성층24 : MTJ22: variable ferromagnetic layer 24: MTJ

26 : 게이트 메탈 전극26: gate metal electrode

상기한 목적을 달성하기 위해 본 발명의 제1 관점에 따른 자기 저항 램은 비트라인에 연결되어, 상기 비트라인에 접속된 MRAM 셀에 흐르는 전류를 전압으로 변환한 후에 상기 MRAM 셀 내의 MTJ의 자화방향의 차이에 의한 다중 데이터를 검출하는 다중 데이터 검출회로를 구비한 것을 특징으로 한다.In order to achieve the above object, the magnetoresistive RAM according to the first aspect of the present invention is connected to a bit line, and the magnetization direction of the MTJ in the MRAM cell after converting a current flowing in the MRAM cell connected to the bit line into a voltage. A multiple data detection circuit is provided for detecting multiple data due to a difference of.

또한, 본 발명의 제2 관점에 따른 자기 저항 램은, 반도체 기판의 활성영역에 구비된 소오스 영역 및 드레인 영역; 반도체 기판의 채널영역에 적층되는 절연층; 상기 절연층의 상부에 적층되는 MTJ; 및 상기 MTJ의 상부에 형성되고 워드라인과 접속되는 게이트 메탈 전극으로 이루어진 MRAM 셀을 구비하고, 상기 MTJ은 상기 절연층 위에 형성되는 고정 강자성층과, 상기 고정 강자성층 위에 교대로 반복해서 적층되는 복수의 터널 산화막 및 복수의 가변 강자성층으로 구성되는 것을 특징으로 한다.In addition, the magnetoresistive RAM according to the second aspect of the present invention includes a source region and a drain region provided in an active region of a semiconductor substrate; An insulating layer laminated on the channel region of the semiconductor substrate; MTJ stacked on top of the insulating layer; And an MRAM cell formed on the MTJ and formed of a gate metal electrode connected to a word line, wherein the MTJ includes a fixed ferromagnetic layer formed on the insulating layer and a plurality of layers repeatedly alternately stacked on the fixed ferromagnetic layer. And a tunnel oxide film and a plurality of variable ferromagnetic layers.

또한, 본 발명의 제3 관점에 따른 자기 저항 램은, 비트라인과 셀 플레이트 사이에 NAND 형태로 직렬로 접속되고 각각의 게이트 단자로 복수의 워드라인의 신호를 인가받는 복수의 MRAM 셀; 및 상기 비트라인에 접속되고, 상기 복수의 MRAM 셀에 흐르는 전류를 전압으로 변환한 후에 상기 복수의 MRAM 셀 내의 MTJ의 자화방향의 차이에 의한 다중 데이터를 검출하는 다중 데이터 검출회로를 구비한 것을 특징으로 한다.In addition, the magnetoresistive RAM according to the third aspect of the present invention includes: a plurality of MRAM cells connected in series in a NAND form between a bit line and a cell plate and receiving signals of a plurality of word lines to respective gate terminals; And a multiple data detection circuit connected to the bit line and configured to detect multiple data due to a difference in magnetization directions of MTJs in the plurality of MRAM cells after converting a current flowing through the plurality of MRAM cells into a voltage. It is done.

또한, 본 발명의 제4 관점에 따른 자기 저항 램은, 비트라인과 셀 플레이트 사이에 NAND 형태로 직렬 접속되고 각각의 게이트 단자로 복수의 워드라인의 신호를 인가받는 제1 복수의 MRAM 셀; 비트라인바와 셀 플레이트 사이에 NAND 형태로 직렬 접속되고 각각의 게이트 단자로 복수의 워드라인의 신호를 인가받는 제2 복수의 MRAM 셀; 상기 비트라인과 상기 비트라인바에 공통 접속되고, 상기 제1 및 제2 복수의 MRAM 셀에 흐르는 전류를 전압으로 변환한 후에 상기 제1 및 제2 복수의 MRAM 셀 내의 MTJ의 자화방향의 차이에 의한 다중 데이터를 검출하는 다중 데이터 검출회로를 구비한 것을 특징으로 한다.In addition, the magnetoresistive RAM according to the fourth aspect of the present invention includes: a first plurality of MRAM cells connected in series in a NAND form between a bit line and a cell plate and receiving signals of a plurality of word lines to respective gate terminals; A second plurality of MRAM cells connected in series in a NAND form between the bit line bars and the cell plate and receiving signals of a plurality of word lines to respective gate terminals; A common connection between the bit line and the bit line bar, and after converting a current flowing in the first and second plurality of MRAM cells into a voltage, a difference in the magnetization direction of the MTJ in the first and second plurality of MRAM cells A multiple data detection circuit for detecting multiple data is provided.

이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;

도 3은 본 발명의 바람직한 실시예에 따른 MRAM 셀 어레이와 MTJ의 자화방향의 차이에 의한 4개의 다중 데이터의 레벨을 검출하는 다중 데이터 검출회로를 나타낸다.3 illustrates a multiple data detection circuit for detecting four levels of multiple data due to differences in magnetization directions of an MRAM cell array and an MTJ according to an exemplary embodiment of the present invention.

우선, 도 3에 나타낸 MRAM은 비트라인 BL1과 셀 플레이트 CP 사이에 NAND 형태로 직렬 접속되고 각각의 게이트 단자로 복수의 워드라인 WL1~WLn의 신호를 인가받는 복수의 MRAM 셀과, 비트라인 BL1에 연결된 다중 데이터 검출회로(100)를 구비한다. 다중 데이터 검출회로(100)는 비트라인 BL1에 연결된 전류-전압 변환기(110), 전류-전압 변환기(110)에 연결된 센스앰프(120, 130, 140), 및 센스앰프(120, 130, 140)에 연결된 데이터 인코더(150)로 구성된다.First, the MRAM shown in FIG. 3 is connected to a plurality of MRAM cells connected in series in a NAND form between the bit line BL1 and the cell plate CP and to which signals of a plurality of word lines WL1 to WLn are applied to respective gate terminals, and to the bit line BL1. A multiple data detection circuit 100 is connected. The multiple data detection circuit 100 includes a current-voltage converter 110 connected to the bit line BL1, sense amplifiers 120, 130, and 140 connected to the current-voltage converter 110, and sense amplifiers 120, 130, and 140. It is composed of a data encoder 150 connected to.

여기서, MRAM 셀(5-1)의 드레인 단자는 비트라인 BL1에 연결되고 그것의 소오스 단자는 MRAM 셀(5-2)의 드레인 단자에 연결되는 방법으로 n개의 MRAM 셀(5-1~5-n)들이 서로 직렬로 접속되고, 마지막 MRAM 셀(5-n)의 소오스 단자는 셀 플레이트(CP)에 연결된다. 그리고, MRAM 셀(5-1~5-n)의 게이트 단자는 각각 다른 워드라인 WL1~WLn의 신호를 인가받는다.Here, n MRAM cells 5-1 to 5-5 are connected in such a manner that a drain terminal of the MRAM cell 5-1 is connected to the bit line BL1 and a source terminal thereof is connected to the drain terminal of the MRAM cell 5-2. n) are connected in series with each other, and the source terminal of the last MRAM cell 5-n is connected to the cell plate CP. The gate terminals of the MRAM cells 5-1 to 5-n receive signals of different word lines WL1 to WLn, respectively.

다음에 비트라인 BL1에 연결된 전류-전압 변환기(110)는 MRAM 셀(5-1~5-n)에흐르는 전류를 전압으로 변환한 후에, MTJ의 자화방향의 차이에 따른 다중 데이터를 검출하여 각각의 다른 기준레벨 Ref_a, Ref_b, Ref_c를 갖는 센스앰프(120, 130, 140)로 전달한다.Next, the current-voltage converter 110 connected to the bit line BL1 converts the current flowing through the MRAM cells 5-1 to 5-n into voltage, and then detects multiple data according to the difference in the magnetization direction of the MTJ, respectively. The signal is transmitted to the sense amplifiers 120, 130, and 140 having different reference levels of Ref_a, Ref_b, and Ref_c.

이렇게 각각의 다른 기준전압 Ref_a, Ref_b, Ref_c를 갖는 센스앰프(120, 130, 140)는 자화방향의 차이에 따른 다중 데이터를 이용해서 기준레벨 Ref_a, Ref_b, Ref_c에 따른 데이터 D1, D2, D3을 생성한 후에 증폭하여 데이터 인코더(150)로 전달한다.Thus, the sense amplifiers 120, 130, and 140 having different reference voltages Ref_a, Ref_b, and Ref_c use the multiple data according to the difference in the magnetization direction to obtain data D1, D2, and D3 according to the reference levels Ref_a, Ref_b, and Ref_c. After generation, the signal is amplified and transferred to the data encoder 150.

다음에, 데이터 인코더(150)는 센스앰프(120, 130, 140)로부터 전달받은 데이터 D1, D2, D3을 인코딩하여 2비트 데이터를 만들어 출력한다.Next, the data encoder 150 encodes data D1, D2, and D3 received from the sense amplifiers 120, 130, and 140 to generate and output 2-bit data.

이하, 상술한 데이터 인코더(150)에서 2비트 데이터가 만들어지는 과정을 도4 내지 도 6을 참조하여 설명한다.Hereinafter, a process of generating 2-bit data in the above-described data encoder 150 will be described with reference to FIGS. 4 to 6.

우선, 도 4는 MTJ의 자화방향의 차이에 의한 4개의 다중 데이터 A, B, C, D와 기준전압 Ref_a, Ref_b, Ref_c의 관계를 나타낸 그래프이다.First, FIG. 4 is a graph showing the relationship between four multiple data A, B, C, D and reference voltages Ref_a, Ref_b, and Ref_c due to the difference in the magnetization direction of MTJ.

도 5는 기준전압 Ref_a, Ref_b, Ref_c에 따른 3개의 데이터 D1, D2, D3의 값과, 데이터 D1, D2, D3을 인코딩해서 만든 X, Y의 2비트 데이터의 값을 나타낸 테이블이다.FIG. 5 is a table showing values of three data D1, D2, and D3 corresponding to reference voltages Ref_a, Ref_b, and Ref_c, and two-bit data of X and Y generated by encoding data D1, D2, and D3.

도 6은 데이터 D1, D2, D3을 인코딩해서 2비트 데이터 X, Y를 생성하는 데이터 인코더(150)의 회로도이다.6 is a circuit diagram of a data encoder 150 that encodes data D1, D2, and D3 to produce two-bit data X, Y. As shown in FIG.

도 6에 나타낸 데이터 인코더(150)는 데이터 D1, D2를 논리 조합하여 데이터 X를 출력하는 앤드 게이트 AND1와, 데이터 D1, D2, D3을 논리 조합하여 데이터 Y를 출력하는 논리회로(152)로 구성된다.The data encoder 150 shown in FIG. 6 includes an AND gate AND1 for logically combining data D1 and D2 to output data X, and a logic circuit 152 for logically combining data D1, D2 and D3 to output data Y. do.

논리회로(152)는 데이터 D1, D2, D3을 앤드 조합하는 앤드 게이트 AND2, 데이터 D2, D3을 반전시키는 인버터 I1 및 I2, 데이터 D1과 인버터 I1, I2의 출력신호들을 앤드 조합하는 앤드 게이트 AND3, 및 앤드 게이트 AND2 및 AND3의 출력신호들을 오어 조합하여 데이터 Y를 출력하는 오어 게이트 OR1로 구성된다.The logic circuit 152 includes an AND gate AND2 for AND-combining data D1, D2, and D3, inverters I1 and I2 for inverting data D2, and D3, AND gate AND3 for AND-combining output signals of data D1 and inverters I1 and I2; And OR gate OR1 for outputting data Y by combining and outputting the output signals of AND gate AND2 and AND3.

상술한 도 6에 나타낸 데이터 인코더(150)의 출력인 2비트 데이터 X, Y의 값은 도 5에 나타낸 테이블을 보면 정확히 알 수 있다.The values of the 2-bit data X and Y, which are outputs of the data encoder 150 shown in FIG. 6, can be known exactly by looking at the table shown in FIG.

한편, 도 7a 및 도 7b는 본 발명에 따른 MRAM 셀의 단면도를 나타낸 것이다.7A and 7B show cross-sectional views of MRAM cells according to the present invention.

도 7a에 나타낸 MRAM 셀은 반도체 기판(10) 내에 형성된 소오스 영역(12) 및 드레인 영역(14)과, 반도체 기판(10) 상에 적층된 Al2O3으로 이루어진 절연층(16)과, 절연층(16) 상에 적층되고 고정 강자성층(18), 터널 산화막(20), 및 가변 강자성층(22)으로 이루어진 MTJ(24)와, MTJ(24)의 상부에 적층되어 워드라인과 연결되는 게이트 메탈 전극(26)으로 구성된다.The MRAM cell shown in FIG. 7A is insulated from the source region 12 and the drain region 14 formed in the semiconductor substrate 10, and the insulating layer 16 made of Al 2 O 3 stacked on the semiconductor substrate 10. The MTJ 24 stacked on the layer 16 and formed of a fixed ferromagnetic layer 18, a tunnel oxide 20, and a variable ferromagnetic layer 22, and stacked on top of the MTJ 24 to be connected to a word line. The gate metal electrode 26 is formed.

여기서, MRAM 셀은 MTJ(24)의 가변 강자성층(22)의 자화 방향에 따라 로직 "1"의 데이터를 기억한다.Here, the MRAM cell stores data of logic "1" in accordance with the magnetization direction of the variable ferromagnetic layer 22 of the MTJ 24.

그리고, 도 7b에 나타낸 MRAM 셀은 도 7a와 동일하며, MTJ(24)의 가변 강자성층(22)의 자화 방향이 도 7a와 반대로 구성되어 로직 "0"의 데이터를 기억한다.7B is the same as that of FIG. 7A. The magnetization direction of the variable ferromagnetic layer 22 of the MTJ 24 is configured to be opposite to that of FIG. 7A to store data of logic " 0 ".

이러한 구성을 갖는 MRAM 셀에서, MTJ(24)를 통해서 흐르는 전류 I1과 소오스 영역(12) 및 드레인 영역(14)으로 흐르는 전류 I2는 게이트 메탈 전극(26)의 전압 크기에 따라 서로 다르게 된다. 그리고, 이 발생된 전류 I1 및 I2에 의해 MRAM 셀의 동작 특성이 결정된다.In the MRAM cell having such a configuration, the current I1 flowing through the MTJ 24 and the current I2 flowing in the source region 12 and the drain region 14 are different depending on the voltage magnitude of the gate metal electrode 26. The operating characteristics of the MRAM cell are then determined by the generated currents I1 and I2.

구체적으로 설명하면, MTJ(24)의 자화 방향에 따라 반도체 기판(10)의 게이트 메탈 전극(26)과 소오스 및 드레인 영역(12, 14) 사이에 서로 다른 전류가 흐르게 된다. 즉, MTJ(24)의 자화 방향에 따라 게이트 메탈 전극(26)에서 소오스 영역(12)으로 흐르는 전류 I1이 달라진다. 따라서, MRAM 셀은 이 전류 I1에 따라 MRAM 셀의 드레인 영역과 소오스 영역 사이의 전류 I2를 제어함으로써 2개 이상의 데이터를 기억할 수 있게 된다.Specifically, different currents flow between the gate metal electrode 26 and the source and drain regions 12 and 14 of the semiconductor substrate 10 according to the magnetization direction of the MTJ 24. That is, the current I1 flowing from the gate metal electrode 26 to the source region 12 varies depending on the magnetization direction of the MTJ 24. Therefore, the MRAM cell can store two or more pieces of data by controlling the current I2 between the drain region and the source region of the MRAM cell in accordance with this current I1.

먼저, MTJ(24)에 수직 방향으로 전류 I1이 흐를 경우, 절연층을 통한 터널링 전류가 흐르게 된다. 예컨대, 고정 강자성층(18)과 가변 강자성층(22)의 자화 방향이 같으면, 이 터널링 전류가 커진다. 반대로 고정 강자성층(18)과 가변 강자성층(22)의 자화 방향이 반대이면, 터널링 전류가 작아진다.First, when the current I1 flows in a direction perpendicular to the MTJ 24, the tunneling current flows through the insulating layer. For example, if the magnetization directions of the fixed ferromagnetic layer 18 and the variable ferromagnetic layer 22 are the same, this tunneling current becomes large. On the contrary, when the magnetization directions of the fixed ferromagnetic layer 18 and the variable ferromagnetic layer 22 are reversed, the tunneling current becomes small.

즉, MTJ(24)의 극성에 의해 게이트 메탈 전극(26)에서 소오스 영역(12)으로 흐르는 전류 I1이 조절되는데, 도 7a와 같이 MTJ(24)의 자화 방향의 극성이 같은 경우, 전류 I1은 커지고, 반대로 도 7b와 같이 MTJ(24)의 자화 방향의 두 극성이 서로 다르면 전류 I1은 작아진다.That is, the current I1 flowing from the gate metal electrode 26 to the source region 12 is controlled by the polarity of the MTJ 24. When the polarity of the magnetization direction of the MTJ 24 is the same as shown in FIG. On the contrary, if two polarities in the magnetization direction of the MTJ 24 are different from each other as shown in Fig. 7B, the current I1 becomes small.

따라서, 도 7a와 같이 전류 I1이 커지면, 드레인 영역(14)에서 소오스 영역(12)으로 흐르는 전류 I2가 커진다. 반대로 도 7b와 같이 전류 I1이 작아지면, 드레인 영역(14)에서 소오스 영역(12)으로 흐르는 전류 I2가 작아진다. 그래서, 전류(I1)의 크기를 감지하여 가변 강자성층(22)의 자화 방향을 감지하고 그에 따라MRAM 셀에 저장된 정보를 알 수 있게 된다.Therefore, as shown in FIG. 7A, when the current I1 increases, the current I2 flowing from the drain region 14 to the source region 12 increases. Conversely, as the current I1 decreases as shown in FIG. 7B, the current I2 flowing from the drain region 14 to the source region 12 decreases. Thus, the magnitude of the current I1 is sensed to detect the magnetization direction of the variable ferromagnetic layer 22 and thus the information stored in the MRAM cell can be known.

즉, 가변 강자성층(22)의 자화방향을 고정 강자성층(18)을 기준으로 하여 같은 방향, 반대 방향 또는 임의의 각도로 설정함으로써, 메모리 소자의 한 셀 내에서 로직 "0"이나 로직 "1" 또는 3개 이상의 다중 데이터를 기억할 수 있게 된다.That is, by setting the magnetization direction of the variable ferromagnetic layer 22 to the same direction, the opposite direction, or to an arbitrary angle with respect to the fixed ferromagnetic layer 18, the logic "0" or logic "1" in one cell of the memory element. Or three or more pieces of multiple data can be stored.

도 8은 본 발명에 따른 MRAM 소자를 기호로 나타낸 것이다.8 is a symbolic representation of an MRAM device according to the present invention.

한편, 도 9는 본 발명에 따른 적층형 MRAM 셀의 단면도를 나타낸 것으로서, 이것은 MRAM 셀은 반도체 기판(30) 내에 형성된 소오스 영역(32) 및 드레인 영역(34)과, 반도체 기판(30)의 채널영역 상에 적층되고 Al2O3으로 이루어진 절연층(36)과, 절연층(36) 상에 적층된 MTJ(44)와, MTJ(44)의 상부에 적층되어 워드라인과 연결되는 게이트 메탈 전극(46)을 구비한다. MTJ(44)는 고정 강자성층(38) 위에 Al2O3으로 이루어진 터널 산화막(40)과 가변 강자성층(42)이 반복해서 적층된 적층구조를 갖는다.9 illustrates a cross-sectional view of a stacked MRAM cell according to the present invention, in which the MRAM cell includes a source region 32 and a drain region 34 formed in the semiconductor substrate 30, and a channel region of the semiconductor substrate 30. laminated on and made of Al 2 O 3 insulating layer 36 and the insulating layer a MTJ (44) stacked on 36, it is stacked on top of the MTJ (44), the gate metal electrode connected to a word line ( 46). The MTJ 44 has a laminated structure in which a tunnel oxide film 40 made of Al 2 O 3 and a variable ferromagnetic layer 42 are repeatedly stacked on the fixed ferromagnetic layer 38.

이러한 MRAM 셀은, MTJ(44)를 통해서 흐르는 전류 I1과 드레인 영역(34)에서 소오스 영역(32)으로 흐르는 전류 I2가 게이트 메탈 전극(46)의 전압의 크기에 따라 서로 다르고, 이 발생된 전류 I1 및 I2에 의해 MRAM 셀의 동작 특성이 결정된다.In the MRAM cell, the current I1 flowing through the MTJ 44 and the current I2 flowing from the drain region 34 to the source region 32 differ from each other according to the magnitude of the voltage of the gate metal electrode 46. The operating characteristics of the MRAM cell are determined by I1 and I2.

구체적으로 말하면, MTJ(44)의 자화 방향에 따라 반도체 기판(30)의 게이트 메탈 전극(46)과 소오스 및 드레인 영역(32, 34) 사이에 서로 다른 전류가 흐르게 된다. 즉, MTJ(44)의 자화 방향에 따라 게이트 메탈 전극(46)에서 소오스 영역(32)으로 흐르는 전류 I1이 달라진다. 따라서, MRAM 셀은 이 전류 I1에 따라 MRAM 셀의 드레인 영역과 소오스 영역 사이의 전류 I2를 제어해서 2개 이상의 데이터를 기억한다.Specifically, different currents flow between the gate metal electrode 46 and the source and drain regions 32 and 34 of the semiconductor substrate 30 according to the magnetization direction of the MTJ 44. That is, the current I1 flowing from the gate metal electrode 46 to the source region 32 varies depending on the magnetization direction of the MTJ 44. Accordingly, the MRAM cell stores two or more pieces of data by controlling the current I2 between the drain region and the source region of the MRAM cell in accordance with this current I1.

먼저, MTJ(44)에 수직 방향으로 전류 I1이 흐르는 경우, 절연층을 통한 터널링 전류가 흐르게 되는데, 고정 강자성층(38)과 가변 강자성층(42)의 자화 방향이 같으면 이 터널링 전류는 커지고, 반대로 고정 강자성층(38)과 가변 강자성층(42)의 자화 방향이 반대이면 터널링 전류는 작아진다.First, when the current I1 flows in a direction perpendicular to the MTJ 44, a tunneling current flows through the insulating layer. When the magnetization directions of the fixed ferromagnetic layer 38 and the variable ferromagnetic layer 42 are the same, the tunneling current becomes large. On the contrary, if the magnetization directions of the fixed ferromagnetic layer 38 and the variable ferromagnetic layer 42 are reversed, the tunneling current becomes small.

즉, MTJ(44)의 극성에 의해 게이트 메탈 라인(46)에서 소오스 영역(32)으로 흐르는 전류 I1이 조절되는데, MTJ(44)의 자화 방향의 극성이 같은 경우에는 전류 I1이 커지고, 반대로 MTJ(44)의 자화 방향의 두 극성이 서로 다른 경우에는 전류 I1이 작아진다.That is, the current I1 flowing from the gate metal line 46 to the source region 32 is controlled by the polarity of the MTJ 44. When the polarity in the magnetization direction of the MTJ 44 is the same, the current I1 becomes large. When the two polarities in the magnetization directions of (44) are different from each other, the current I1 becomes small.

따라서, 전류 I1이 커지면 드레인 영역(34)에서 소오스 영역(32)으로 흐르는 전류 I2가 커지고, 반대로 전류 I1이 작아지면 전류 I2가 작아진다. 결과적으로, 전류 I1의 크기를 감지하여 가변 강자성층(42)의 자화 방향을 감지함으로써 MRAM 셀에 저장된 정보를 알 수 있다. 즉, 가변 강자성층(42)의 자화방향을 고정 강자성층(38)을 기준으로 하여 같은 방향, 반대 방향 또는 임의의 각도로 설정함으로써, 메모리 소자의 한 셀 내에 로직 "0"이나 로직 "1" 또는 3개 이상의 다중 데이터를 기억할 수 있게 된다.Therefore, as the current I1 increases, the current I2 flowing from the drain region 34 to the source region 32 becomes large. On the contrary, when the current I1 decreases, the current I2 decreases. As a result, the information stored in the MRAM cell can be known by sensing the magnitude of the current I1 to sense the magnetization direction of the variable ferromagnetic layer 42. That is, by setting the magnetization direction of the variable ferromagnetic layer 42 to the same direction, the opposite direction, or to an arbitrary angle with respect to the fixed ferromagnetic layer 38, logic "0" or logic "1" in one cell of the memory element. Alternatively, three or more pieces of multiple data can be stored.

한편, 도 10a 내지 도 10d는 MTJ의 극성변화를 4개의 단계로 나누어 4개의 데이터를 저장하는 MRAM 셀을 나타낸 것이다.10A to 10D illustrate an MRAM cell storing four data by dividing the polarity change of the MTJ into four stages.

도 10a 내지 도 10d를 보면, 전류 I2a, I2b, I2c, I2d 성분을 감지해서 MTJ의 자화방향의 차이 0°, 60°, 120°, 180°를 알아낸 후에 하나의 MRAM 셀에 4개의 데이터를 저장한다는 것을 알 수 있다.10A to 10D, after detecting currents I2a, I2b, I2c, and I2d components, the difference between the magnetization directions of the MTJ, 0 °, 60 °, 120 °, and 180 ° is determined, and four data are stored in one MRAM cell. You can see that it saves.

다음에, 도 11a 내지 도 11c는 도 7a에 나타낸 MRAM 셀의 동작영역을 나타낸 것이고, 도 12는 도 7a에 나타낸 MRAM 셀의 워드라인 WL에 가해지는 전압에 따른 동작영역을 그래프로 나타낸 것이다.Next, FIGS. 11A to 11C show an operating region of the MRAM cell shown in FIG. 7A, and FIG. 12 is a graph showing an operating region according to the voltage applied to the word line WL of the MRAM cell shown in FIG. 7A.

이하, MRAM 셀의 워드라인 WL에 가해지는 전압에 따른 동작 영역을 도 11a 내지 도 11c 및 도 12를 참조하여 설명한다.Hereinafter, an operation region corresponding to the voltage applied to the word line WL of the MRAM cell will be described with reference to FIGS. 11A to 11C and 12.

여기서, MRAM 셀의 문턱전압을 Vtn, 워드라인 전압을 VWL, 전류 I1이 흐를 수 있는 터널링 전압을 Vtunnel이라 가정한다.Here, it is assumed that the threshold voltage of the MRAM cell is Vtn, the word line voltage is V WL , and the tunneling voltage through which the current I1 can flow is Vtunnel.

우선, MRAM 셀의 워드라인 전압 VWL에 따른 동작영역은 크게 3가지 영역으로 나눌 수 있다.First, the operation region according to the word line voltage V WL of the MRAM cell can be largely divided into three regions.

도 11a 및 도 12의 4-A는 워드라인 전압 VWL이 MRAM 셀의 문턱전압 Vtn에 도달하지 못하여 채널에 수직 성분의 전류 I1과 수평 성분의 전류 I2가 모두 로직 0인 구간이다. 이 구간에서는 워드라인과 비트라인에 전류가 흐르지 못한다.11A and 12A, the word line voltage V WL does not reach the threshold voltage Vtn of the MRAM cell, so that the current I1 of the vertical component and the current I2 of the horizontal component are both logic 0 in the channel. In this section, no current flows through the word and bit lines.

도 11b 및 도 12의 4-B구간은 워드라인 전압 VWL이 MRAM 셀의 문턱전압 Vtn을 초과하여 채널에 수평 성분의 전류 I2가 발생하나, 터널 산화막의 터널링 전압 Vtunnel에 도달하지 못하여 전류 I1은 아직 로직 0인 상태를 유지하는 구간이다. 이 구간에서는 MTJ소자의 자화 극성에 관계없이 게이트 메탈 전극의 전압에 의해서만 MRAM 셀의 전류 성분을 제어한다.In the 4-B section of FIGS. 11B and 12, the word line voltage V WL exceeds the threshold voltage Vtn of the MRAM cell, so that a horizontal component current I2 occurs in the channel. This section maintains logic 0 status. In this section, the current component of the MRAM cell is controlled only by the voltage of the gate metal electrode regardless of the magnetization polarity of the MTJ element.

도 11c 및 도 12의 4-C구간은 워드라인 전압 VWL이 MRAM 셀의 문턱전압 Vtn과 터널링 전압 Vtunnel을 초과하여 채널에 수직 및 수평 성분의 전류 I1, I2가 동시에 발생하는 구간이다. 이 구간에서는 게이트 메탈 전극에 가해지는 전압의 차에 따라 자기분극의 상대적인 차이가 발생하는데, 이를 A, B, C, D의 단계로 나타내었다.In the 4-C section of FIGS. 11C and 12, the word lines voltage V WL exceeds the threshold voltage Vtn and the tunneling voltage Vtunnel of the MRAM cell, and currents I1 and I2 of vertical and horizontal components are simultaneously generated in the channel. In this section, the relative difference of the magnetic polarization occurs according to the difference of the voltage applied to the gate metal electrode, which is represented by the steps of A, B, C, and D.

이하 구체적으로 설명하면, 자기 분극의 방향의 상대적인 차이가 A에서 일치하고, B, C, D로 갈수록 분극의 방향의 차이가 발생하여 D에서 가장 높은 저항값을 갖고 A에서 가장 작은 저항값을 갖는다.Specifically, the relative difference in the direction of magnetic polarization coincides at A, and the difference in the direction of polarization occurs toward B, C, and D, resulting in the highest resistance value in D and the smallest resistance value in A. .

도 12의 4-C 구간에서는 MTJ의 상대적인 극성에 따라 전류 I1의 성분이 결정되고, 전류 I2의 성분도 조절되게 된다. 따라서, 이 구간에서는 비트라인에 MRAM 셀에 저장된 신호를 전달할 수 있다.In the 4-C section of FIG. 12, the component of the current I1 is determined according to the relative polarity of the MTJ, and the component of the current I2 is also adjusted. Therefore, in this section, the signal stored in the MRAM cell can be transferred to the bit line.

한편, 도 13은 4개의 다중 데이터 A, B, C, D를 검출할 수 있는 MRAM 셀의 리드(Read) 동작시의 동작 타이밍을 나타낸 것이다.FIG. 13 shows an operation timing during a read operation of an MRAM cell capable of detecting four multiple data A, B, C, and D. As shown in FIG.

먼저, t1구간에서, 선택된 워드라인 WL에는 도 13의 4-C영역에서 동작할 수 있도록 워드라인 전압을 인가하여 자기분극의 차이를 두게 한다. 비선택 워드라인 WL에는 도 13의 4-B영역에서 동작할 수 있도록 워드라인 전압을 인가한다. 비트라인 BL에는 일정한 센싱 전압을 인가해서 다중 데이터 검출 검출회로에 비트라인 신호를 전달한다.First, in the period t1, a word line voltage is applied to the selected word line WL so as to operate in the 4-C region of FIG. A word line voltage is applied to the unselected word line WL to operate in the region 4-B of FIG. A constant sensing voltage is applied to the bit line BL to transfer the bit line signal to the multiple data detection detection circuit.

t2구간에서는, 비트라인 BL에 충분한 비트라인 센싱 신호가 전달되면, 다중 데이터 검출회로의 센스앰프를 활성화하기 위한 센스 앰프 활성화 신호 SEN를 t2의 시작 시점에서 가하게 된다. 그리고, 이 센스 앰프 활성화 신호 SEN에 의해 센스앰프 SAa, SAb, SAc의 출력 신호가 발생하게 되고 이에 따라 2비트 데이터 X, Y가 발생한다.In the t2 section, when a sufficient bit line sensing signal is transmitted to the bit line BL, the sense amplifier activation signal SEN for activating the sense amplifier of the multiple data detection circuit is applied at the start time of t2. The sense amplifier activation signal SEN generates the output signals of the sense amplifiers SAa, SAb and SAc, thereby generating 2-bit data X and Y.

t3 구간에서는 다음 사이클을 준비한다.In the t3 section, the next cycle is prepared.

도 14는 4개의 다중 데이터 A, B, C, D의 레벨을 검출할 수 있는 MRAM 셀의 라이트(Write) 동작시의 동작 타이밍을 나타낸 것이다.FIG. 14 shows the operation timing during the write operation of the MRAM cell capable of detecting four levels of multiple data A, B, C, and D. FIG.

t1구간에서는 선택된 워드라인 WL에 기록에 충분한 비트라인 전류와 워드라인 전류가 흐르도록 큰 워드라인 전압과 큰 전류가 흐르게 한다. 비선택 워드라인 WL에는 기록 동작시에 충분한 워드라인 전류가 흐르지 않도록 하기 위해 비트라인 전류는 크게 하지만 워드라인 WL에는 전류가 흐르지 않게 한다. 선택된 비트라인 BL과 셀 플레이트 CP 사이에는 일정한 기록 비트라인 전류를 만들기 위한 전압을 가한다.In the t1 section, a large word line voltage and a large current flow in the selected word line WL so that a bit line current and a word line current sufficient for writing flow. In order to prevent sufficient word line current from flowing in the unselected word line WL during a write operation, the bit line current is increased but the current does not flow in the word line WL. A voltage is applied between the selected bit line BL and the cell plate CP to produce a constant write bit line current.

즉, 기록을 위해 비트라인 BL에 4개의 다중 데이터 A, B, C, D의 각각 다른 전압을 가하고, 비트라인 BL과 셀 플레이트 CP 사이의 전류 극성에 의한 MTJ의 자화 분극 방향의 차이에 따라 MRAM 셀에 데이터를 저장하게 된다.That is, four different data A, B, C, and D are applied to the bit line BL for recording, and the MRAM depends on the difference in the magnetization polarization direction of the MTJ due to the current polarity between the bit line BL and the cell plate CP. The data will be stored in the cell.

상술한 바와 같이, 워드라인 WL 전류와 비트라인 BL 전류에 의해 기록 극성이 결정되도록 하는데, 비트라인 BL 전류방향은 한 방향으로 일정하게 하고, 워드라인 WL 전류 방향을 바꾸어 자기분극의 방향이 결정되도록 한다. 이렇게 로직 0의워드라인 WL 전류 방향이 결정되면 로직 0을 기록할 MRAM 셀의 비트라인 BL만 전류를 흘려 보내 기록한다. 반대로, 로직 1의 워드라인 WL 전류 방향이 결정되면 로직 1을 기록할 MRAM 셀의 비트라인 BL만 전류를 흘려 보내 기록한다.As described above, the write polarity is determined by the word line WL current and the bit line BL current, and the bit line BL current direction is constant in one direction, and the direction of the magnetic polarization is determined by changing the word line WL current direction. do. When the word line WL current direction of logic 0 is determined, only the bit line BL of the MRAM cell to write logic 0 flows and writes current. On the contrary, when the word line WL current direction of logic 1 is determined, only the bit line BL of the MRAM cell to write logic 1 flows and writes current.

결과적으로, 워드라인 WL과 비트라인 BL 전류의 크기에 의해 자화극성의 방향이 조금씩 다르게 조절됨으로써 각각의 MRAM 셀에는 복수개의 데이터가 저장되게 된다.As a result, the direction of the magnetization polarity is slightly adjusted by the magnitude of the word line WL and the bit line BL current, so that a plurality of data are stored in each MRAM cell.

다음에는, 도 15를 참조하여 MRAM 셀 어레이와 8개의 다중 데이터 레벨을 검출할 수 있는 다중 데이터 검출회로를 설명한다.Next, with reference to FIG. 15, a multiple data detection circuit capable of detecting an MRAM cell array and eight multiple data levels will be described.

도 15는 8개의 다중 데이터의 레벨을 검출하는 다중 데이터 검출회로(200)의 구성을 제외하고는 도 9에 나타낸 MRAM 셀 어레이와 동일하다.FIG. 15 is the same as the MRAM cell array shown in FIG. 9 except for the configuration of the multiple data detection circuit 200 for detecting eight levels of multiple data.

도 15에 나타낸 다중 데이터 검출회로(200)는 비트라인 BL1에 연결된 전류-전압 변환기(210), 전류-전압 변환기(210)에 연결된 7개의 센스앰프(220~280) 및 7개의 센스앰프(220~280)에 연결된 데이터 인코더(290)로 구성된다.The multiple data detection circuit 200 illustrated in FIG. 15 includes a current-voltage converter 210 connected to the bit line BL1, seven sense amplifiers 220 to 280 connected to the current-voltage converter 210, and seven sense amplifiers 220. A data encoder 290 coupled to 280.

그리고, 전류-전압 변환기(210)는 원하는 MRAM 셀에 흐르는 전류를 전압으로 변환하여 MTJ의 자화방향의 차이에 따른 다중 데이터 A, B, C, D, E, F, G를 검출하여, 서로 다른 기준전압 Ref_a~Ref_g를 갖는 센스앰프(220-280)에 전달한다.The current-voltage converter 210 converts a current flowing in a desired MRAM cell into a voltage to detect multiple data A, B, C, D, E, F, and G according to the difference in the magnetization direction of the MTJ. The signal is transferred to the sense amplifiers 220 to 280 having the reference voltages Ref_a to Ref_g.

이렇게 각각 다른 기준전압 Ref_a~Ref_g를 갖는 센스앰프(220-280)는 전류-전압 변기(210)로부터 전달되는 자화방향의 차이에 따른 다중 데이터를 이용해서 기준레벨 Ref_a~Ref_g에 따른 데이터 D1, D2, D3, D4, D5, D6, D7을 생성한 후에 증폭하여 데이터 인코더(290)로 전달한다.The sense amplifiers 220 to 280 having different reference voltages Ref_a to Ref_g may use data D1 and D2 according to reference levels Ref_a to Ref_g using multiple data according to the difference in magnetization direction transmitted from the current-voltage toilet 210. After generating, D3, D4, D5, D6, and D7 are amplified and transferred to the data encoder 290.

다음에, 데이터 인코더(290)는 센스앰프(220-280)로부터 전달받은 데이터 D1, D2, D3, D5, D6, D7을 인코딩하여 3비트 데이터를 만들어 출력한다.Next, the data encoder 290 encodes the data D1, D2, D3, D5, D6, and D7 received from the sense amplifiers 220 to 280 to generate and output 3-bit data.

이하, 상술한 데이터 인코더(290)에서 3비트 데이터가 만들어지는 과정을 도 16 내지 도 18을 참조하여 설명한다.Hereinafter, a process of generating 3-bit data in the above-described data encoder 290 will be described with reference to FIGS. 16 to 18.

우선, 도 16은 MTJ의 자화방향의 차이에 의한 8개의 다중 데이터 A, B, C, D, E, F, G, H와 이를 검출하기 위한 기준전압 Ref_a, Ref_b, Ref_c, Ref_d, Ref_e, Ref_f, Ref_g의 관계를 나타낸 그래프이다.First, FIG. 16 shows eight multiple data A, B, C, D, E, F, G, H and reference voltages Ref_a, Ref_b, Ref_c, Ref_d, Ref_e, and Ref_f due to the difference in the magnetization direction of MTJ. Is a graph showing the relationship between Ref_g.

도 17은 기준전압 Ref_a, Ref_b, Ref_c, Ref_d, Ref_e, Ref_f, Ref_g에 따른 데이터 D1, D2, D3, D4, D5, D6, D7의 값과, 데이터 D1, D2, D3, D4, D5, D6, D7을 인코딩해서 만든 X, Y, Z의 3비트 데이터의 값을 나타낸 테이블이다.17 shows values of data D1, D2, D3, D4, D5, D6, and D7 according to reference voltages Ref_a, Ref_b, Ref_c, Ref_d, Ref_e, Ref_f, and Ref_g, and data D1, D2, D3, D4, D5, and D6. This table shows the 3-bit data values of X, Y, and Z generated by encoding D7.

도 18은 데이터 D1, D2, D3, D4, D5, D6, D7을 인코딩해서 X, Y, Z의 3비트 데이터를 생성하기 위한 데이터 인코더(290)의 로직 회로도이다.18 is a logic circuit diagram of a data encoder 290 for encoding data D1, D2, D3, D4, D5, D6, D7 to generate 3-bit data of X, Y, and Z. FIG.

도 18에 나타낸 데이터 인코더(290)는 데이터 D1, D2, D3, D4, D5, D6, D7을 인코딩하여 데이터 X를 생성하는 제1 로직회로(292)와, 데이터 D1, D2, D3, D4, D5, D6, D7을 인코딩해서 데이터 Y를 생성하는 제2 로직회로(294)와, 데이터 D1, D2, D3, D4, D5, D6, D7을 인코딩해서 데이터 Z를 생성하는 제3 로직회로(296)로 구성된다.The data encoder 290 shown in FIG. 18 includes a first logic circuit 292 for encoding data D1, D2, D3, D4, D5, D6, and D7 to generate data X, and data D1, D2, D3, D4, A second logic circuit 294 for encoding D5, D6, and D7 to generate data Y, and a third logic circuit for encoding data D1, D2, D3, D4, D5, D6, and D7 to generate data Z (296). It is composed of

제1 로직회로(292)에서, 앤드 게이트 AND12는 데이터 D1, D2, D3, D4를 앤드 조합하는 앤드 게이트 AND11, 데이터 D5, D6을 앤드 조합한다. 인버터 I11, I12는 데이터 D6, D7을 반전시킨다. 앤드 게이트 AND13은 인버터 I11, I12의 출력신호들을 앤드 조합한다. 오어 게이트 OR11은 앤드 게이트 AND12, AND13의 출력신호들은 오어 조합한다. 앤드 게이트 AND14는 앤드 게이트 AND11과 오어 게이트 OR11의 출력신호들을 앤드 조합하여 데이터 X를 출력한다.In the first logic circuit 292, the AND gate AND12 AND-combines AND gate AND11, data D5, and D6, which AND-combines data D1, D2, D3, and D4. Inverters I11 and I12 invert data D6 and D7. The AND gate AND13 AND combines the output signals of the inverters I11 and I12. OR gate OR11 is an OR combination of the output signals of AND gate AND12 and AND13. The AND gate AND14 performs an AND combination of the output signals of the AND gate AND11 and the OR gate OR11 to output data X.

제2 로직회로(294)에서, 앤드 게이트 AND16은 데이터 D1, D2를 앤드 조합하는 앤드 게이트 AND15, 데이터 D3, D4, D5, D6을 앤드 조합한다. 인버터 I13, I14, I15, I16은 데이터 D4, D5, D6, D7을 반전시킨다. 앤드 게이트 AND17은 인버터 I13, I14, I15, I16의 출력신호들을 앤드 조합한다. 오어 게이트 OR12는 앤드 게이트 AND16, AND17의 출력신호들을 오어 조합한다. 앤드 게이트 AND18은 오어 게이트 OR12와 앤드 게이트 AND15의 출력신호들을 논리 조합하여 데이터 Y를 출력한다.In the second logic circuit 294, the AND gate AND16 AND-combines the AND gate AND15, the data D3, D4, D5, and D6, which AND-combines the data D1 and D2. Inverters I13, I14, I15 and I16 invert the data D4, D5, D6 and D7. The AND gate AND17 AND combines the output signals of the inverters I13, I14, I15, and I16. OR gate OR12 combines and outputs the output signals of AND gates AND16 and AND17. The AND gate AND18 logically combines the output signals of the OR gate OR12 and the AND gate AND15 to output the data Y.

제3 로직회로(296)에서, 앤드 게이트 AND19는 데이터 D1, D2, D3, D4, D5를 앤드 조합한다. 인버터 I17, I18은 데이터 D6, D7을 반전시킨다. 앤드 게이트 AND20은 인버터 I17, I18의 출력신호들을 앤드 조합한다. 앤드 게이트 AND21은 데이터 D6, D7을 앤드 조합한다. 오어 게이트 OR13은 앤드 게이트 AND20, AND21의 출력신호들을 오어 조합한다. 앤드 게이트 AND22는 오어 게이트 OR13과 앤드 게이트 AND19의 출력신호들을 앤드 조합한다. 인버터 I19, I20, I21, I22는 데이터 D4, D5, D6, D7을 반전시킨다. 앤드 게이트 AND23은 데이터 D1와 인버터 I19, I20, I21, I22의 출력신호들을 앤드 조합한다. 인버터 I23, I24은 데이터 D2, D3을 반전시킨다. 앤드 게이트 AND24는 인버터 I23, I24의 출력신호들은 앤드 조합한다. 앤드 게이트 AND25는 데이터 D2, D3을 앤드 조합한다. 오어 게이트 OR14는 앤드 게이트AND24, AND25의 출력신호들을 오어 조합한다. 앤드 게이트 AND26은 앤드 게이트AND23과 오어 게이트 OR26의 출력신호들을 논리 조합한다. 오어 게이트 OR15는 앤드 게이트 AND22, AND26의 출력신호들을 논리 조합하여 데이터 Z를 출력한다.In the third logic circuit 296, the AND gate AND19 AND combines the data D1, D2, D3, D4, and D5. Inverters I17 and I18 invert the data D6 and D7. The AND gate AND20 AND-combines the output signals of the inverters I17 and I18. The AND gate AND21 AND-combines the data D6 and D7. OR gate OR13 combines and outputs the output signals of AND gate AND20 and AND21. The AND gate AND22 AND combines the output signals of the OR gate OR13 and the AND gate AND19. Inverters I19, I20, I21 and I22 invert the data D4, D5, D6 and D7. The AND gate AND23 AND combines the data D1 and the output signals of the inverters I19, I20, I21, and I22. Inverters I23 and I24 invert data D2 and D3. The AND gate AND24 performs an AND combination of the output signals of the inverters I23 and I24. The AND gate AND25 AND-combines the data D2 and D3. OR gate OR14 combines and outputs the output signals of AND gates AND24 and AND25. The AND gate AND26 logically combines the output signals of the AND gate AND23 and the OR gate OR26. OR gate OR15 logically combines the output signals of AND gates AND22 and AND26 to output data Z.

상술한 도 18에 나타낸 데이터 인코더(290)의 출력인 데이터 X, Y, Z의 값은 도 17에 나타낸 테이블을 보면 정확히 알 수 있다.The values of the data X, Y, and Z which are the outputs of the data encoder 290 shown in FIG. 18 can be known exactly by looking at the table shown in FIG.

다음에는, 도 14 내지 도 17을 참조하여 서로 다른 NAND-MRAM 셀 어레이를 갖는 자기 저항 램을 설명한다.Next, a magnetoresistive RAM having different NAND-MRAM cell arrays will be described with reference to FIGS. 14 to 17.

도 19는 기본적인 NAND-MRAM 셀 어레이를 갖는 자기 저항 램을 나타낸 것으로서, 이 자기 저항 램은 복수개의 워드라인 WL1_0~WLn_0, WL1_1~WLn_1, 복수개의 비트라인 BL1~BLn, 및 복수개의 비트라인 BL1~BLn에 연결된 복수개의 다중 데이터 검출회로(300)로 구성된다.FIG. 19 shows a magnetoresistive RAM having a basic NAND-MRAM cell array, which includes a plurality of word lines WL1_0 to WLn_0, WL1_1 to WLn_1, a plurality of bit lines BL1 to BLn, and a plurality of bit lines BL1 to. It consists of a plurality of multiple data detection circuits 300 connected to BLn.

그리고, 비트라인 BL1~BLn과 워드라인 WL1_0~WLn_0에는 MRAM 셀들(7-1~7-n, 7A-1~7A-n)이 연결되고, 비트라인 BL1~BLn과 워드라인 WL1_1~WLn_1에 MRAM 셀들(7B-1~7B-n, 7C-1~7C-n)이 연결된다.The MRAM cells 7-1 to 7-n and 7A-1 to 7A-n are connected to the bit lines BL1 to BLn and the word lines WL1_0 to WLn_0, and the MRAM is connected to the bit lines BL1 to BLn and the word lines WL1_1 to WLn_1. The cells 7B-1 to 7B-n and 7C-1 to 7C-n are connected.

여기서, n개의 MRAM 셀들(7-1~7-n, 7A-1~7A-n)은 각 드레인 단자와 소오스 단자가 낸드(NAND)의 형태로 직렬 연결되는데, MRAM 셀들(7-1, 7A-1)의 드레인 단자는 각각 비트라인 BL1 및 BLn과 연결되며, MRAM 셀들(7-n, 7A-n)의소오스 단자는 각각 셀 플레이트 CP와 연결된다. MRAM 셀들 (7-1~7-n, 7A-1~7A-n)의 게이트 단자는 각각 같은 워드라인 WL1_0~WLn_0을 공유한다.Here, the n MRAM cells 7-1 to 7-n and 7A-1 to 7A-n are connected in series with each drain terminal and the source terminal in the form of a NAND. The MRAM cells 7-1 and 7A The drain terminal of -1) is connected to the bit lines BL1 and BLn, respectively, and the source terminals of the MRAM cells 7-n and 7A-n are connected to the cell plate CP, respectively. The gate terminals of the MRAM cells 7-1 to 7-n and 7A-1 to 7A-n share the same word lines WL1_0 to WLn_0, respectively.

또한, n개의 MRAM 셀들(7B-1~7B-n, 7C-1~7C-n)은 각 드레인 단자 및 소오스 단자가 낸드(NAND)의 형태로 직렬 연결되는데, MRAM 셀들(7B-1, 7C-1)의 드레인 단자는 각각 비트라인 BL1 및 BLn과 연결되고, MRAM 셀들(7B-n, 7C-n)의 소오스 단자는 각각 셀 플레이트 CP와 연결된다. MRAM 셀들(7B-1~7B-n, 7C-1~7C-n)의 게이트 단자는 각각 같은 워드라인 WL1_1~WLn_1을 공유한다.In addition, each of the n MRAM cells 7B-1 to 7B-n and 7C-1 to 7C-n has a drain terminal and a source terminal connected in series in the form of NAND. The MRAM cells 7B-1 and 7C are connected in series. The drain terminal of -1) is connected to the bit lines BL1 and BLn, respectively, and the source terminals of the MRAM cells 7B-n and 7C-n are connected to the cell plate CP, respectively. The gate terminals of the MRAM cells 7B-1 to 7B-n and 7C-1 to 7C-n share the same word lines WL1_1 to WLn_1, respectively.

또한, 각 비트라인 BL1~BLn에는 복수개의 제 1 내지 제 n 다중 데이터 검출회로(300)가 독립적으로 연결되어 MRAM 셀들(7-1~7-n, 7A-1~7A-n, 7B-1~7B-n, 7C-1~7C-n)로부터 전달되는 전류를 전압으로 변환한 후에 MTJ의 자화방향의 차이에 따른 다중 데이터의 레벨을 검출한다.In addition, a plurality of first to nth multiple data detection circuits 300 are independently connected to each of the bit lines BL1 to BLn, thereby providing MRAM cells 7-1 to 7-n, 7A-1 to 7A-n, and 7B-1. 7B-n and 7C-1 to 7C-n) convert current into voltage, and then detect the level of multiple data according to the difference in the magnetization direction of MTJ.

이러한 다중 데이터 검출회로(300)는 도 9의 다중 데이터 검출회로(100) 및 도 15의 다중 데이터 검출회로(200)와 동일하다.The multiple data detection circuit 300 is the same as the multiple data detection circuit 100 of FIG. 9 and the multiple data detection circuit 200 of FIG. 15.

한편, 도 20은 NAND-MRAM 폴디드(folded) 비트라인 셀 어레이를 갖는 자기 저항 램을 나타낸 것으로서, 이 자기 저항 램은 복수의 워드라인 WL1~WLn와, 비트라인 BL 및 비트라인바 BLB와, 비트라인 BL 및 비트라인바 BLB에 공통 연결된 다중 데이터 검출회로(400)와, 낸드(NAND)의 형태로 직렬 연결되는 n개의 MRAM 셀들(8-1~8-n, 8B-1~8B-n)을 구비하는데, MRAM 셀들(8-1) 비트라인 BL 사이에는 스위칭 트랜지스터 N1이 연결되고, MRAM 셀들(8B-1)과 비트라인바 BLB 사이에는 트랜지스터 N2가 연결되어 있다.20 illustrates a magnetoresistive RAM having a NAND-MRAM folded bit line cell array, which includes a plurality of word lines WL1 to WLn, bit lines BL and bit line bar BLB, Multiple data detection circuit 400 commonly connected to bit line BL and bit line bar BLB, and n MRAM cells 8-1 to 8-n, 8B-1 to 8B-n connected in series in the form of NAND. The switching transistor N1 is connected between the MRAM cells 8-1 bit line BL, and the transistor N2 is connected between the MRAM cells 8B-1 and the bit line bar BLB.

여기서 MRAM 셀들(8-1, 8B-1)의 드레인 단자는 스위칭 트랜지스터 N1, N2를 통해서 각각 비트라인 BL1 및 BLn과 각각 연결되고, MRAM 셀들(8-n, 8B-n)의 소오스 단자는 각각 셀 플레이트 CP와 연결되며, MRAM 셀들(8-1~8-n, 8B-1~8B-n)의 게이트 단자는 각각 같은 워드라인 WL1~WLn을 공유한다. 즉, 워드라인 WL1과 비트라인 BL 및 비트라인바 BLB에는 MRAM 셀들(8-1, 8B-1)이 연결되고, 워드라인 WL2와 비트라인 BL 및 비트라인바 BLB에는 MRAM 셀들(8-2, 8B-2)이 연결되며, 워드라인 WLn과 비트라인 BL 및 비트라인바 BLB에는 MRAM 셀들(8-n, 8B-n)이 연결된다.Here, the drain terminals of the MRAM cells 8-1 and 8B-1 are connected to the bit lines BL1 and BLn through the switching transistors N1 and N2, respectively, and the source terminals of the MRAM cells 8-n and 8B-n are respectively The gate terminals of the MRAM cells 8-1 to 8-n and 8B-1 to 8B-n share the same word lines WL1 to WLn. That is, the MRAM cells 8-1 and 8B-1 are connected to the word line WL 1, the bit line BL, and the bit line bar BLB, and the MRAM cells 8-2 are connected to the word line WL 2, the bit line BL, and the bit line bar BLB. 8B-2) are connected, and MRAM cells 8-n and 8B-n are connected to the word line WLn, the bit line BL, and the bit line bar BLB.

스위칭 트랜지스터 N1, N2는 각각의 게이트 단자를 통하여 스위칭 제어신호 CSW1, CSW2를 입력받고, 각각의 드레인 단자가 비트라인 BL 및 비트라인바 BLB에 연결되며, 각각의 소오스 단자가 MRAM 셀(8-1, 8B-1)의 드레인 단자에 연결된다. 이러한 스위칭 트랜지스터 N1, N2는 스위칭 제어신호 CSW1, CSW2에 의해 각각 선택적으로 턴-온/오프되어 MRAM 셀(8-1~8-n, 8B-1~8B-n)의 입출력을 조절한다.The switching transistors N1 and N2 receive the switching control signals CSW1 and CSW2 through their respective gate terminals, each drain terminal is connected to the bit line BL and the bit line bar BLB, and each source terminal is an MRAM cell 8-1. , 8B-1). The switching transistors N1 and N2 are selectively turned on / off by the switching control signals CSW1 and CSW2 to control input / output of the MRAM cells 8-1 to 8-n and 8B-1 to 8B-n.

따라서, 스위칭 제어신호 CSW1, CSW2에 의해 비트라인 BL 또는 비트라인바 BLB 중 한 개만 MRAM 셀에 연결되고, 나머지 한 개는 기준 비트라인으로 사용된다.Therefore, only one of the bit line BL or the bit line bar BLB is connected to the MRAM cell by the switching control signals CSW1 and CSW2, and the other is used as the reference bit line.

또한, 비트라인 BL 및 비트라인바 BLB에는 다중 데이터 검출회로(300)가 공통으로 연결되어 MRAM 셀(8-1~8-n, 8A-1~8A-n)로부터 전달되는 전류를 전압으로 변환한 후에 MTJ의 자화방향의 차이에 따른 다중 데이터의 레벨을 검출한다.In addition, the multiple data detection circuit 300 is commonly connected to the bit line BL and the bit line bar BLB to convert current transferred from the MRAM cells 8-1 to 8-n and 8A-1 to 8A-n into voltage. After that, the level of multiple data is detected according to the difference in the magnetization direction of the MTJ.

이러한 다중 데이터 검출회로(300)는 도 9의 다중 데이터 검출회로(100) 및 도 15의 다중 데이터 검출회로(200)와 동일하다.The multiple data detection circuit 300 is the same as the multiple data detection circuit 100 of FIG. 9 and the multiple data detection circuit 200 of FIG. 15.

한편, 도 21은 2NAND-MRAM 셀 어레이를 갖는 자기 저항 램을 나타낸 것으로서, 이러한 자기 저항 램은 복수개의 워드라인 WL1~WLn과, 비트라인 BL 및 비트라인바 BLB과, 비트라인 BL 및 비트라인바 BLB에 공통 연결된 다중 데이터 검출회로(500)와, 낸드 형태로 직렬 접속되는 n개의 MRAM 셀들(9-1~9-n, 9B-1~9B-n)을 구비하는데, MRAM 셀들(9-1)과 비트라인 BL 사이에는 스위칭 트랜지스터 N3이접속되고, MRAM 셀들(9B-1)과 비트라인바 BLB 사이에는 스위칭 트랜지스터 N4가 연결되어 있다.21 illustrates a magnetoresistive RAM having a 2NAND-MRAM cell array, which includes a plurality of word lines WL1 to WLn, bitline BL and bitline bar BLB, bitline BL and bitline bar. Multiple data detection circuit 500 commonly connected to the BLB and n MRAM cells 9-1 to 9-n and 9B-1 to 9B-n connected in series in a NAND form are provided. The MRAM cells 9-1 are provided. ) And the bit line BL are connected to the switching transistor N3, and the switching transistor N4 is connected between the MRAM cells 9B-1 and the bit line bar BLB.

여기서, MRAM 셀들(9-1, 9B-1)의 드레인 단자는 각각 스위칭 트랜지스터 N3, N4에 연결되고, MRAM 셀들((9-n, 9B-n)의 소오스 단자는 각각 셀 플레이트 CP에 연결되며, MRAM 셀들(9-1~9-n, 9B-1~9B-n)의 게이트 단자는 각각 같은 워드라인 WL1~WLn을 공유한다. 즉, 워드라인 WL1과 비트라인 BL 및 비트라인바 BLB에는 MRAM 셀들(9-1, 9B-1)이 연결되고, 워드라인 WL2와 비트라인 BL 및 비트라인바 BLB에는 MRAM 셀들(9-2, 9B-2)이 연결되며, 워드라인 WLn과 비트라인 BL 및 비트라인바 BLB에는 MRAM 셀들(9-n, 9B-n)이 연결된다.Here, the drain terminals of the MRAM cells 9-1 and 9B-1 are connected to the switching transistors N3 and N4, respectively, and the source terminals of the MRAM cells (9-n and 9B-n) are respectively connected to the cell plate CP. The gate terminals of the MRAM cells 9-1 to 9-n and 9B-1 to 9B-n share the same word lines WL1 to WLn, that is, the word lines WL1 and bitline BL and bitline bar BLB. MRAM cells 9-1 and 9B-1 are connected, word lines WL2 and bit line BL and bit line bar BLB are connected to MRAM cells 9-2 and 9B-2, and word line WLn and bit line BL are connected. And MRAM cells 9-n and 9B-n are connected to the bit line bar BLB.

스위칭 트랜지스터 N3, N4는 각각의 게이트 단자를 통하여 스위칭 제어신호 CSW3를 입력받고, 각각의 드레인 단자가 비트라인 BL 및 비트라인바 BLB에 연결되며, 각각의 소오스 단자가 MRAM 셀들(9-1, 9B-1)의 드레인 단자에 연결된다. 이러한 스위칭 트랜지스터 N3, N4는 스위칭 제어신호 CSW3에 의해 동시에 턴-온/오프되어 MRAM 셀(9-1, 9B-1)에 각각 반대의 데이터를 저장한다.The switching transistors N3 and N4 receive the switching control signal CSW3 through respective gate terminals, each drain terminal is connected to the bit line BL and the bit line bar BLB, and each source terminal is an MRAM cell 9-1, 9B. -1) is connected to the drain terminal. The switching transistors N3 and N4 are simultaneously turned on / off by the switching control signal CSW3 and store opposite data in the MRAM cells 9-1 and 9B-1, respectively.

각 비트라인 BL1~BLn에는 다중 데이터 검출회로(500)가 독립적으로 연결되어 MRAM 셀들(9-1~9-n, 9B-1~9B-n)로부터 전달되는 전류를 전압으로 변환한 후에 MTJ의 자화방향의 차이에 따른 다중 데이터의 레벨을 검출한다.Multiple data detection circuits 500 are independently connected to each of the bit lines BL1 to BLn to convert the current transmitted from the MRAM cells 9-1 to 9-n and 9B-1 to 9B-n into voltage, and then The level of multiple data according to the difference in magnetization direction is detected.

이러한 다중 데이터 검출회로(300)는 도 9의 다중 데이터 검출회로(100) 및 도 15의 다중 데이터 검출회로(200)와 동일하다.The multiple data detection circuit 300 is the same as the multiple data detection circuit 100 of FIG. 9 and the multiple data detection circuit 200 of FIG. 15.

한편, 도 22는 스위칭 제어 NAND-MRAM 셀 어레이를 갖는 자기 저항 램을 나타낸 것으로서, 이러한 자기 저항 램은 복수의 워드라인 WL1~WLn와, 비트라인 BL 및 비트라인바 BLB와, 비트라인 BL 및 비트라인바 BLB에 공통 연결된 제1 내지 제n 다중 데이터 검출회로(600)와, 낸드 형태로 직렬 연결된 n개의 MRAM 셀들(10-1~10-n, 10B-1~10B-n)을 구비하는데, MRAM 셀들(10-1)과 비트라인 BL 사이에는 스위칭 트랜지스터 N5가 접속되고, MRAM 셀들(10B-1)과 비트라인바 BLB 사이에는 스위칭 트랜지스터 N6이 연결되어 있다.22 shows a magnetoresistive RAM having a switching control NAND-MRAM cell array, which includes a plurality of word lines WL1 to WLn, bitline BL and bitline bar BLB, bitline BL and bit. First to nth multiple data detection circuit 600 commonly connected to the line bar BLB and n MRAM cells (10-1 to 10-n, 10B-1 to 10B-n) connected in series in the NAND form, The switching transistor N5 is connected between the MRAM cells 10-1 and the bit line BL, and the switching transistor N6 is connected between the MRAM cells 10B-1 and the bit line bar BLB.

여기서, MRAM 셀들(10-1, 10B-1)의 드레인 단자는 각각 스위칭 트랜지스터 N3, N4에 연결되고, MRAM 셀들(10-n, 10B-n)의 소오스 단자는 각각 셀 플레이트 CP에 연결되며, MRAM 셀들(10-1~10-n, 10B-1~10B-n)의 게이트 단자는 각각 같은 워드라인 WL1~WLn을 공유한다. 즉, 워드라인 WL1과 비트라인 BL 및 비트라인바 BLB에는 MRAM 셀들(10-1, 10B-1)이 연결되고, 워드라인 WL2와 비트라인 BL 및 비트라인바 BLB에는 MRAM 셀들(10-2, 10B-2)이 연결되며, 워드라인 WLn과 비트라인 BL 및 비트라인바 BLB에는 MRAM 셀들(10-n, 10B-n)이 연결된다.Here, drain terminals of the MRAM cells 10-1 and 10B-1 are connected to the switching transistors N3 and N4, respectively, and source terminals of the MRAM cells 10-n and 10B-n are respectively connected to the cell plate CP. The gate terminals of the MRAM cells 10-1 to 10-n and 10B-1 to 10B-n share the same word lines WL1 to WLn, respectively. That is, the MRAM cells 10-1 and 10B-1 are connected to the word line WL 1, the bit line BL, and the bit line bar BLB, and the MRAM cells 10-2 are connected to the word line WL 2, the bit line BL, and the bit line bar BLB. 10B-2) are connected, and MRAM cells 10-n and 10B-n are connected to the word line WLn, the bit line BL, and the bit line bar BLB.

스위칭 트랜지스터 N5, N6은 각각의 게이트 단자를 통하여 스위칭 제어신호 CSW1을 입력받고, 각각의 드레인 단자가 비트라인 BL 및 비트라인바 BLB와 연결되며, 각각의 소오스 단자가 MRAM 셀들(10-1, 10B-1)의 드레인 단자와 연결된다. 이들 스위칭 트랜지스터 N3, N4는 스위칭 제어신호 CSW3에 의해 동시에 턴-온/오프되어 MRAM 셀들(10-1, 10B-1)에 각각 반대의 데이터를 저장하게 된다.The switching transistors N5 and N6 receive the switching control signal CSW1 through respective gate terminals, each drain terminal is connected to the bit line BL and the bit line bar BLB, and each source terminal is the MRAM cells 10-1 and 10B. -1) is connected to the drain terminal. These switching transistors N3 and N4 are simultaneously turned on / off by the switching control signal CSW3 to store opposite data in the MRAM cells 10-1 and 10B-1, respectively.

각 비트라인 BL1~BLn에는 다중 데이터 검출회로(600)가 독립적으로 연결되어 MRAM 셀들(10-1~10-n, 10B-1~10B-n)로부터 전달되는 전류를 전압으로 변환한 후에MTJ의 자화방향의 차이에 따른 다중 데이터의 레벨을 검출한다.Multiple data detection circuits 600 are independently connected to each of the bit lines BL1 to BLn to convert the current delivered from the MRAM cells 10-1 to 10-n and 10B-1 to 10B-n into voltage, and then The level of multiple data according to the difference in magnetization direction is detected.

이러한 다중 데이터 검출회로(600)는 도 9의 다중 데이터 검출회로(100) 및 도 15의 다중 데이터 검출회로(200)와 동일하다.The multiple data detection circuit 600 is the same as the multiple data detection circuit 100 of FIG. 9 and the multiple data detection circuit 200 of FIG. 15.

이상에서 설명한 바와 같이, 본 발명에 따른 자기 저항 램은 MRAM 셀 내의 MTJ의 자화 방향에 따른 다중 데이터를 기억함으로써, 셀의 사이즈를 줄일 수 있다.As described above, the magnetoresistive RAM according to the present invention can reduce the size of the cell by storing multiple data according to the magnetization direction of the MTJ in the MRAM cell.

또한, MTJ의 자화 방향에 따른 다중 데이터를 기억할 수 있는 MRAM 셀을 구현함으로써 공정 어려움을 극복할 수 있고 센싱 마진을 개선할 수 있다.In addition, by implementing an MRAM cell capable of storing multiple data according to the magnetization direction of the MTJ, process difficulties may be overcome and sensing margin may be improved.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look.

Claims (35)

비트라인에 연결되어, 상기 비트라인에 접속된 MRAM 셀에 흐르는 전류를 전압으로 변환한 후에 상기 MRAM 셀 내의 MTJ의 자화방향의 차이에 의한 다중 데이터를 검출하는 다중 데이터 검출회로를 구비한 것을 특징으로 하는 자기 저항 램.And a multiple data detection circuit connected to a bit line for converting a current flowing in the MRAM cell connected to the bit line into a voltage and detecting multiple data due to a difference in the magnetization direction of the MTJ in the MRAM cell. Magneto-resistive ram. 제 1 항에 있어서, 상기 다중 데이터 검출회로는,The method of claim 1, wherein the multiple data detection circuit, 상기 MRAM 셀에 흐르는 전류를 전압으로 변환한 후에 상기 MTJ의 자기방향의 차이에 의한 다중 데이터를 생성하는 전류-전압 변환부;A current-voltage converter configured to generate multiple data based on a difference in magnetic direction of the MTJ after converting a current flowing through the MRAM cell into a voltage; 상기 전류-전압 변환부로부터 생성된 상기 다중 데이터와 서로 다른 값을 갖는 기준전압을 이용해서 복수의 데이터를 생성하고 증폭하는 센스앰프; 및A sense amplifier for generating and amplifying a plurality of data by using a reference voltage having a different value from the multiple data generated from the current-voltage converter; And 상기 센스앰프로부터 생성된 상기 복수의 데이터를 인코딩하여 소정 개수의 데이터를 생성하는 데이터 인코더를 구비한 것을 특징으로 하는 자기 저항 램.And a data encoder for generating a predetermined number of data by encoding the plurality of data generated from the sense amplifier. 제 2 항에 있어서, 상기 전류-전압 변환부는,The method of claim 2, wherein the current-voltage converter, 상기 MRAM 셀에 흐르는 전류를 전압으로 변환한 후에 상기 MTJ의 자화방향의 차이에 의한 4개의 다중 데이터를 생성하는 것을 특징으로 하는 자기 저항 램.Magnetoresistive RAM, characterized in that to generate four multiple data by the difference in the magnetization direction of the MTJ after converting the current flowing in the MRAM cell to a voltage. 제 2 항에 있어서, 상기 센스앰프는,The method of claim 2, wherein the sense amplifier, 상기 전류-전압 변환부로부터 생성된 상기 다중 데이터와 상기 서로 다른 값을 갖는 기준전압을 이용해서 3비트 데이터를 생성하고 증폭하는 것을 특징으로 하는 자기 저항 램.Magnetoresistive RAM, characterized in that for generating and amplifying 3-bit data using the multi-data generated from the current-voltage converter and the reference voltage having a different value. 제 4 항에 있어서, 상기 데이터 인코더는,The method of claim 4, wherein the data encoder, 상기 3비트 데이터를 인코딩하여 최종 2비트의 데이터로 만드는 것을 특징으로 하는 자기 저항 램.Magnetoresistive RAM, characterized in that for encoding the three-bit data into a final two-bit data. 제 4 항에 있어서, 상기 데이터 인코더는,The method of claim 4, wherein the data encoder, 상기 3비트 데이터 중 제1 및 제2 데이터를 논리 조합하여 상기 최종 2비트 데이터 중 하나를 생성하는 논리소자; 및A logic element for logically combining first and second data of the 3-bit data to generate one of the last 2-bit data; And 상기 3비트 데이터를 논리 조합해서 상기 최종 2비트 데이터 중 다른 하나를 생성하는 논리회로로 구성된 것을 특징으로 하는 자기 저항 램Magnetoresistive RAM, comprising: logic circuitry for logically combining the 3-bit data to generate another one of the last 2-bit data 제 2 항에 있어서, 상기 전류-전압 변환부는,The method of claim 2, wherein the current-voltage converter, 상기 MRAM 셀에 흐르는 전류를 전압으로 변환한 후에 상기 MTJ의 자화방향의 차이에 의한 8개의 다중 데이터를 생성하는 것을 특징으로 하는 자기 저항 램.Magnetoresistive RAM, characterized in that, after converting the current flowing in the MRAM cell into a voltage, eight multiple data are generated by the difference in magnetization direction of the MTJ. 제 2 항에 있어서, 상기 센스앰프는,The method of claim 2, wherein the sense amplifier, 상기 전류-전압 변환부로부터 생성된 상기 다중 데이터와 상기 서로 다른 값을 갖는 기준전압을 이용해서 7비트 데이터를 생성하고 증폭하는 것을 특징으로 하는 자기 저항 램.And a 7-bit data is generated and amplified using the multiple data generated from the current-voltage converter and the reference voltage having the different value. 제 8 항에 있어서, 상기 데이터 인코더는,The method of claim 8, wherein the data encoder, 상기 7비트 데이터를 인코딩하여 최종 3비트의 데이터를 각각 만드는 제1 내지 제3 논리회로로 구성된 것을 특징으로 하는 자기 저항 램.Magnetoresistive RAM, comprising: first to third logic circuits for encoding the 7-bit data to produce final 3-bit data, respectively. 반도체 기판의 활성영역에 구비된 소오스 영역 및 드레인 영역;A source region and a drain region in the active region of the semiconductor substrate; 반도체 기판의 채널영역에 적층되는 절연층;An insulating layer laminated on the channel region of the semiconductor substrate; 상기 절연층의 상부에 적층되는 게이트 메탈 전극; 및A gate metal electrode stacked on the insulating layer; And 상기 절연층과 상기 게이트 메탈 전극 사이에 형성된 MTJ로 이루어진 MRAM 셀을 구비하고,An MRAM cell made of MTJ formed between the insulating layer and the gate metal electrode, 상기 MTJ은 상기 절연층 위에 형성되는 고정 강자성층과, 상기 고정 강자성층 위에 반복해서 교대로 적층되는 복수의 터널 산화막 및 복수의 가변 강자성층으로 구성되는 것을 특징으로 하는 자기 저항 램.The MTJ includes a fixed ferromagnetic layer formed on the insulating layer, a plurality of tunnel oxide layers and a plurality of variable ferromagnetic layers repeatedly alternately stacked on the fixed ferromagnetic layer. 제 10 항에 있어서, 상기 MRAM 셀은,The method of claim 10, wherein the MRAM cell, 상기 워드라인의 전압 크기에 따라 상기 MTJ를 통하여 흐르는 제1 전류와 상기 반도체 기판의 상기 드레인 영역에서 상기 소오스 영역으로 흐르는 제2 전류를 제어하는 것을 특징으로 하는 자기 저항 램.And a second current flowing through the MTJ and a second current flowing from the drain region of the semiconductor substrate to the source region according to the voltage level of the word line. 제 10 항에 있어서, 상기 MRAM 셀은The method of claim 10, wherein the MRAM cell 상기 워드라인의 전압, 상기 MRAM 셀의 문턱전압, 및 상기 터널 산화막의 터널링 전압의 크기에 따라 제1 및 제2 전류를 제어하는 것을 특징으로 하는 자기 저항 램The first and second currents are controlled according to the voltage of the word line, the threshold voltage of the MRAM cell, and the magnitude of the tunneling voltage of the tunnel oxide layer. 비트라인과 셀 플레이트 사이에 NAND 형태로 직렬 접속되고 각각의 게이트 단자로 복수의 워드라인의 신호를 인가받는 복수의 MRAM 셀; 및A plurality of MRAM cells connected in series in a NAND form between the bit lines and the cell plates and receiving signals of a plurality of word lines to respective gate terminals; And 상기 비트라인에 접속되고, 상기 복수의 MRAM 셀로부터 전달되는 전류를 전압으로 변환한 후에 상기 복수의 MRAM 셀 내의 MTJ의 자화방향의 차이에 의한 다중 데이터를 검출하는 다중 데이터 검출회로를 구비한 것을 특징으로 하는 자기 저항 램.And a multiple data detection circuit connected to the bit line and configured to detect multiple data due to a difference in magnetization directions of MTJs in the plurality of MRAM cells after converting currents transmitted from the plurality of MRAM cells into voltages. Magnetoresistive ram. 제 13 항에 있어서,The method of claim 13, 상기 복수의 MRAM 셀 중 하나의 MRAM 셀의 한쪽 드레인 단자가 상기 비트라인에 연결되고 한쪽 소오스 단자가 상기 셀 플레이트에 연결되며, 상기 복수의 MRAM 셀의 각각의 게이트 단자가 상기 복수개의 워드라인에 연결되는 것을 특징으로 하는 자기 저항 램.One drain terminal of one MRAM cell of the plurality of MRAM cells is connected to the bit line, one source terminal is connected to the cell plate, and each gate terminal of the plurality of MRAM cells is connected to the plurality of word lines Magnetoresistive ram, characterized in that. 제 13 항에 있어서, 상기 복수의 MRAM 셀의 각각은The method of claim 13, wherein each of the plurality of MRAM cells is 반도체 기판의 활성영역에 구비된 소오스 영역 및 드레인 영역;A source region and a drain region in the active region of the semiconductor substrate; 반도체 기판의 채널영역에 적층되는 절연층;An insulating layer laminated on the channel region of the semiconductor substrate; 상기 절연층의 상부에 적층되는 게이트 메탈 전극; 및A gate metal electrode stacked on the insulating layer; And 상기 절연층과 상기 게이트 메탈 전극 사이에 형성된 MTJ을 구비하고,An MTJ formed between the insulating layer and the gate metal electrode, 상기 MTJ은 상기 절연층 위에 형성되는 고정 강자성층과, 상기 고정 강자성층 위에 반복해서 교대로 적층되는 복수의 터널 산화막 및 복수의 가변 강자성층으로 구성되는 것을 특징으로 하는 자기 저항 램.The MTJ includes a fixed ferromagnetic layer formed on the insulating layer, a plurality of tunnel oxide layers and a plurality of variable ferromagnetic layers repeatedly alternately stacked on the fixed ferromagnetic layer. 제 13 항에 있어서, 상기 다중 데이터 검출회로는,The method of claim 13, wherein the multiple data detection circuit, 상기 복수의 MRAM 셀에 흐르는 전류를 전압으로 변환한 후에 상기 MTJ의 자화방향의 차이에 의한 다중 데이터를 생성하는 전류-전압 변환부;A current-voltage converter configured to generate multiple data based on a difference in magnetization direction of the MTJ after converting currents flowing through the plurality of MRAM cells into voltages; 상기 전류-전압 변환부로부터 생성된 상기 다중 데이터와 서로 다른 값을 갖는 기준전압을 이용해서 복수의 데이터를 생성하고 증폭하는 센스앰프; 및A sense amplifier for generating and amplifying a plurality of data by using a reference voltage having a different value from the multiple data generated from the current-voltage converter; And 상기 센스앰프로부터 생성된 상기 복수의 데이터를 인코딩하여 소정 개수의 데이터를 생성하는 데이터 인코더를 구비한 것을 특징으로 하는 자기 저항 램.And a data encoder for generating a predetermined number of data by encoding the plurality of data generated from the sense amplifier. 제 16 항에 있어서, 상기 전류-전압 변환부는,The method of claim 16, wherein the current-voltage converter, 상기 복수의 MRAM 셀에 흐르는 전류를 전압으로 변환한 후에 상기 MTJ의 자화방향의 차이에 의한 4개의 다중 데이터를 생성하는 것을 특징으로 하는 자기 저항 램.Magnetoresistive RAM, characterized in that, after converting the current flowing through the plurality of MRAM cells into voltage, four multiple data are generated by the difference in magnetization direction of the MTJ. 제 16 항에 있어서, 상기 센스앰프는,The method of claim 16, wherein the sense amplifier, 상기 전류-전압 변환부로부터 생성된 상기 다중 데이터와 상기 서로 다른 값을 갖는 기준전압을 이용해서 3비트 데이터를 생성하고 증폭하는 것을 특징으로 하는 자기 저항 램.Magnetoresistive RAM, characterized in that for generating and amplifying 3-bit data using the multi-data generated from the current-voltage converter and the reference voltage having a different value. 제 18 항에 있어서, 상기 데이터 인코더는,The method of claim 18, wherein the data encoder, 상기 3비트 데이터를 인코딩하여 최종 2비트의 데이터로 만드는 것을 특징으로 하는 자기 저항 램.Magnetoresistive RAM, characterized in that for encoding the three-bit data into a final two-bit data. 제 18 항에 있어서, 상기 데이터 인코더는,The method of claim 18, wherein the data encoder, 상기 3비트 데이터 중 제1 및 제2 데이터를 논리 조합하여 상기 최종 2비트 데이터 중 하나를 생성하는 논리소자; 및A logic element for logically combining first and second data of the 3-bit data to generate one of the last 2-bit data; And 상기 3비트 데이터를 논리 조합해서 상기 최종 2비트 데이터 중 다른 하나를 생성하는 논리회로로 구성된 것을 특징으로 하는 자기 저항 램Magnetoresistive RAM, comprising: logic circuitry for logically combining the 3-bit data to generate another one of the last 2-bit data 제 16 항에 있어서, 상기 전류-전압 변환부는,The method of claim 16, wherein the current-voltage converter, 상기 MRAM 셀에 흐르는 전류를 전압으로 변환한 후에 상기 MTJ의 자화방향의 차이에 의한 8개의 다중 데이터를 생성하는 것을 특징으로 하는 자기 저항 램.Magnetoresistive RAM, characterized in that, after converting the current flowing in the MRAM cell into a voltage, eight multiple data are generated by the difference in magnetization direction of the MTJ. 제 16 항에 있어서, 상기 센스앰프는,The method of claim 16, wherein the sense amplifier, 상기 전류-전압 변환부로부터 생성된 상기 다중 데이터와 상기 서로 다른 값을 갖는 기준전압을 이용해서 7비트 데이터를 생성하고 증폭하는 것을 특징으로 하는 자기 저항 램.And a 7-bit data is generated and amplified using the multiple data generated from the current-voltage converter and the reference voltage having the different value. 제 22 항에 있어서, 상기 데이터 인코더는,The method of claim 22, wherein the data encoder, 상기 7비트 데이터를 인코딩하여 최종 3비트의 데이터를 각각 만드는 제1 내지 제3 논리회로로 구성된 것을 특징으로 하는 자기 저항 램.Magnetoresistive RAM, comprising: first to third logic circuits for encoding the 7-bit data to produce final 3-bit data, respectively. 비트라인과 셀 플레이트 사이에 NAND 형태로 직렬 접속되고 각각의 게이트 단자로 복수의 워드라인의 신호를 인가받는 제1 복수의 MRAM 셀;A first plurality of MRAM cells connected in series in a NAND form between the bit lines and the cell plates and receiving signals of a plurality of word lines to respective gate terminals; 비트라인바와 셀 플레이트 사이에 NAND 형태로 직렬 접속되고 각각의 게이트 단자로 복수의 워드라인의 신호를 인가받는 제2 복수의 MRAM 셀;A second plurality of MRAM cells connected in series in a NAND form between the bit line bars and the cell plate and receiving signals of a plurality of word lines to respective gate terminals; 상기 비트라인과 상기 비트라인바에 공통 접속되고, 상기 제1 및 제2 복수의 MRAM 셀에 흐르는 전류를 전압으로 변환한 후에 상기 제1 및 제2 복수의 MRAM 셀 내의 MTJ의 자화방향의 차이에 의한 다중 데이터를 검출하는 다중 데이터 검출회로를 구비한 것을 특징으로 하는 자기 저항 램.A common connection between the bit line and the bit line bar, and after converting a current flowing in the first and second plurality of MRAM cells into a voltage, a difference in the magnetization direction of the MTJ in the first and second plurality of MRAM cells A magnetoresistive RAM comprising a multiple data detection circuit for detecting multiple data. 제 24 항에 있어서,The method of claim 24, 상기 제1 및 제2 복수의 MRAM 셀 중 드레인 단자가 상기 비트라인과 상기 비트라인바에 각각 연결된 MRAM 셀에는 제1 및 제2 스위칭 제어신호에 의해 선택적으로 턴-온/오프되어 상기 제1 및 제2 복수의 MRAM 셀의 구동을 제어하는 제1 및 제2 스위칭 소자가 연결되는 것을 특징으로 하는 자기 저항 램.The drain terminals of the first and second plurality of MRAM cells are selectively turned on / off by M1 and 2 switching control signals to MRAM cells connected to the bit line and the bit line bar, respectively. 2. Magnetoresistive RAM, characterized in that the first and second switching elements for controlling the driving of a plurality of MRAM cells are connected. 제 24 항에 있어서,The method of claim 24, 상기 제1 및 제2 복수의 MRAM 셀 중 드레인 단자가 상기 비트라인과 상기 비트라인바에 각각 연결된 MRAM 셀에는 하나의 스위칭 제어신호에 의해 턴-온/오프되어, 상기 제1 및 제2 복수의 MRAM 셀의 구동을 제어하는 제1 및 제2 스위칭 소자가 연결되는 것을 특징으로 하는 자기 저항 램.A drain terminal of the first and second plurality of MRAM cells is turned on / off by a switching control signal in an MRAM cell connected to the bit line and the bit line bar, respectively, so that the first and second plurality of MRAMs are turned on. Magnetoresistive RAM, characterized in that the first and second switching elements for controlling the driving of the cell are connected. 제 24 항에 있어서, 상기 제1 및 제2 복수의 MRAM 셀의 각각은,The method of claim 24, wherein each of the first and second plurality of MRAM cells, 반도체 기판의 활성영역에 구비된 소오스 영역 및 드레인 영역;A source region and a drain region in the active region of the semiconductor substrate; 반도체 기판의 채널영역에 적층되는 절연층;An insulating layer laminated on the channel region of the semiconductor substrate; 상기 절연층의 상부에 적층되는 게이트 메탈 전극; 및A gate metal electrode stacked on the insulating layer; And 상기 절연층과 상기 게이트 메탈 전극 사이에 형성된 MTJ을 구비하고An MTJ formed between the insulating layer and the gate metal electrode; 상기 MTJ은 상기 절연층 위에 형성되는 고정 강자성층과, 상기 고정 강자성층 위에 반복해서 교대로 적층되는 복수의 터널 산화막 및 복수의 가변 강자성층으로 구성되는 것을 특징으로 하는 자기 저항 램.The MTJ includes a fixed ferromagnetic layer formed on the insulating layer, a plurality of tunnel oxide layers and a plurality of variable ferromagnetic layers repeatedly alternately stacked on the fixed ferromagnetic layer. 제 24 항에 있어서, 상기 다중 데이터 검출회로는,The method of claim 24, wherein the multiple data detection circuit, 상기 복수의 MRAM 셀에 흐르는 전류를 전압으로 변환한 후에 상기 MTJ의 자지방향의 차이에 의한 다중 데이터를 생성하는 전류-전압 변환부;A current-voltage converter configured to generate multiple data based on a difference in the magnetic direction of the MTJ after converting currents flowing through the plurality of MRAM cells into voltages; 상기 전류-전압 변환부로부터 생성된 상기 다중 데이터와 서로 다른 값을 갖는 기준전압을 이용해서 복수의 데이터를 생성하고 증폭하는 센스앰프; 및A sense amplifier for generating and amplifying a plurality of data by using a reference voltage having a different value from the multiple data generated from the current-voltage converter; And 상기 센스앰프로부터 생성된 상기 복수의 데이터를 인코딩하여 소정 개수의 데이터를 생성하는 데이터 인코더를 구비한 것을 특징으로 하는 자기 저항 램.And a data encoder for generating a predetermined number of data by encoding the plurality of data generated from the sense amplifier. 제 28 항에 있어서, 상기 전류-전압 변환부는,The method of claim 28, wherein the current-voltage converter, 상기 복수의 MRAM 셀에 흐른 전류를 전압으로 변환한 후에 상기 MTJ의 자기방향의 차이에 의한 4개의 다중 데이터를 생성하는 것을 특징으로 하는 자기 저항 램.And converting the current flowing through the plurality of MRAM cells into a voltage to generate four multi-data according to the difference in the magnetic direction of the MTJ. 제 28 항에 있어서, 상기 센스앰프는,The method of claim 28, wherein the sense amplifier, 상기 전류-전압 변환부로부터 출력된 상기 다중 데이터와 상기 서로 다른 값을 갖는 기준전압을 이용해서 3비트 데이터를 생성하고 증폭하는 것을 특징으로 하는 자기 저항 램.Magnetoresistive RAM, characterized in that for generating and amplifying 3-bit data using the multiple data output from the current-voltage converter and the reference voltage having a different value. 제 30 항에 있어서, 상기 데이터 인코더는,The method of claim 30, wherein the data encoder, 상기 3비트 데이터를 인코딩하여 최종 2비트의 데이터로 만드는 것을 특징으로 하는 자기 저항 램.Magnetoresistive RAM, characterized in that for encoding the three-bit data into a final two-bit data. 제 30에 있어서, 상기 데이터 인코더는,The method of claim 30, wherein the data encoder, 상기 3비트 데이터 중 제1 및 제2 데이터를 논리 조합하여 상기 최종 2비트 데이터 중 하나를 생성하는 논리소자; 및A logic element for logically combining first and second data of the 3-bit data to generate one of the last 2-bit data; And 상기 3비트 데이터를 논리 조합해서 상기 최종 2비트 데이터 중 다른 하나를 생성하는 논리회로로 구성된 것을 특징으로 하는 자기 저항 램Magnetoresistive RAM, comprising: logic circuitry for logically combining the 3-bit data to generate another one of the last 2-bit data 제 28 항에 있어서, 상기 전류-전압 변환부는,The method of claim 28, wherein the current-voltage converter, 상기 복수의 MRAM 셀에 흐르는 전류를 전압으로 변환한 후에 상기 MTJ의 자기방향의 차이에 의한 8개의 다중 데이터를 생성하는 것을 특징으로 하는 자기 저항 램.And converting the current flowing through the plurality of MRAM cells into a voltage to generate eight multiple data data based on the difference in the magnetic direction of the MTJ. 제 28 항에 있어서, 상기 센스앰프는,The method of claim 28, wherein the sense amplifier, 상기 전류-전압 변환부로부터 출력된 상기 다중 데이터와 상기 서로 다른 값을 갖는 기준전압을 이용해서 7비트 데이터를 생성하고 증폭하는 것을 특징으로 하는 자기 저항 램.And a 7-bit data is generated and amplified using the multiple data output from the current-voltage converter and the reference voltage having the different value. 제 34 항에 있어서, 상기 데이터 인코더는,The method of claim 34, wherein the data encoder, 상기 7비트 데이터를 인코딩하여 최종 3비트의 데이터로 만드는 제1 내지 제3 논리회로로 구성된 것을 특징으로 하는 자기 저항 램.And first to third logic circuits encoding the 7-bit data to make the last 3 bits of data.
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