KR100772797B1 - Magnetoresistive RAM, cell and array thereof - Google Patents
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Abstract
본 발명은 게이트 메탈 전극과 서브 채널 사이에 MTJ(Magnetic Tunnel Junction, 이하 'MTJ'라 함)를 구비하여 데이터를 리드/라이트 하는 자기저항램(Magnetoresistive RAM, 이하 'MRAM'이라 함), 최소한 하나 이상의 MRAM 셀들이 비트라인과 워드라인에 구성되는 MRAM 셀 어레이, 및 최소한 둘 이상의 데이터를 기억하는 MRAM셀에 관한 것이다. 따라서, MRAM 셀을 간단한 구조로 구성할 수 있어서 그의 셀 어레이와 MRAM의 구조가 개선되면서 그를 위한 공정이 개선될 수 있으며, MRAM의 셀 사이즈를 줄이고 센싱 마진을 개선하는 효과를 갖는다. The present invention provides at least one magnetoresistive RAM (MRAM), which reads and writes data by providing a magnetic tunnel junction (MTJ) between a gate metal electrode and a subchannel. The above-described MRAM cells relate to an MRAM cell array configured on a bit line and a word line, and an MRAM cell storing at least two or more data. Therefore, the MRAM cell can be configured with a simple structure, and thus the cell array and the structure of the MRAM can be improved, thereby improving the process therefor, and reducing the cell size of the MRAM and improving the sensing margin.
Description
도 1은 종래의 MRAM 셀 어레이를 나타낸 도면. 1 shows a conventional MRAM cell array.
도 2a, 도 2b는 일반적인 MTJ의 구성도.2A and 2B are schematic diagrams of a typical MTJ.
도 3a, 도 3b는 본 발명에 따른 MRAM 셀의 구조를 나타내는 단면도3A and 3B are cross-sectional views showing the structure of an MRAM cell according to the present invention.
도 4는 본 발명에 따른 MRAM 소자의 심벌 예시도4 is an exemplary diagram of an MRAM device according to the present invention.
도 5는 본 발명에 따른 MRAM 소자의 전압 대 전류 특성을 나타내는 그래프5 is a graph showing voltage versus current characteristics of an MRAM device according to the present invention.
도 6은 본 발명에 따른 MRAM 셀 어레이의 실시예를 나타내는 회로도6 is a circuit diagram illustrating an embodiment of an MRAM cell array in accordance with the present invention.
도 7은 본 발명에 따른 MRAM 셀 어레이의 리드시 동작 타이밍도7 is an operation timing diagram of an MRAM cell array according to the present invention.
도 8은 본 발명에 따른 MRAM 셀 어레이의 라이트시 동작 타이밍도8 is a timing diagram of an operation during writing of an MRAM cell array according to the present invention.
도 9는 본 발명에 따른 MRAM 셀을 이용한 셀 어레이의 다른 실시예를 나타내는 회로도9 is a circuit diagram illustrating another embodiment of a cell array using MRAM cells according to the present invention.
본 발명은 자기저항 램(Magnetoresistive random access memory, 이하 'MRAM' 이라 함)에 관한 것으로서, 특히 게이트 메탈 전극과 서브 채널 사이에 MTJ(Magnetic Tunnel Junction, 이하 'MTJ'라 함)를 구비하여 데이터를 리드/라이트 하는 MRAM, 최소한 하나 이상의 상기 MRAM 셀들이 비트라인과 워드라인에 구성되는 MRAM 셀 어레이, 및 최소한 둘 이상의 데이터를 기억하는 MRAM셀에 관한 것이다.BACKGROUND OF THE
대부분의 반도체 메모리 제조 업체들은 차세대 기억소자의 하나로 강자성체 물질을 이용한 MRAM을 개발하고 있다. Most semiconductor memory manufacturers are developing MRAM using ferromagnetic materials as one of the next generation memory devices.
MRAM은 자기 물질의 박막에 자기 분극(Magnetic Polarization) 상태를 저장시키는 메모리 형태로서, 비트라인 전류와 워드라인 전류의 조합에 의해 생성된 자기장에 의해 자기 분극 상태를 바꾸거나 감지해 냄으로써 쓰기와 읽기 동작이 수행된다. MRAM is a type of memory that stores a magnetic polarization state in a thin film of magnetic material. The write and read operation is performed by changing or detecting a magnetic polarization state by a magnetic field generated by a combination of bit line current and word line current. This is done.
이러한 MRAM은 일반적으로 GMR(Giant Magneto Resistance), MTJ(Magnetic Tunnel Junction)등 여러 가지 셀 종류로 구성된다. Such MRAM is generally composed of various cell types such as Giant Magneto Resistance (GMR) and Magnetic Tunnel Junction (MTJ).
즉, MRAM은 스핀이 전자의 전달 현상에 지대한 영향을 미치기 때문에 생기는 거대자기저항(GMR) 현상이나 스핀 편극 자기투과 현상을 이용해 메모리 소자를 구현한다. In other words, MRAM implements a memory device by using a large magnetoresistance (GMR) phenomenon or spin polarization magnetic permeation phenomenon, which occurs because spin has a great influence on electron transfer.
먼저, 거대자기 저항(GMR) 현상을 이용한 MRAM은 비자성층을 사이에 둔 두 자성층에서 스핀방향이 같은 경우보다 다른 경우의 저항이 크게 다른 현상을 이용해 구현된다. First, an MRAM using a giant magnetoresistance (GMR) phenomenon is implemented using a phenomenon in which the resistance in the case where the spin directions are different in the two magnetic layers having a nonmagnetic layer between them is significantly different.
그리고, 스핀 편극 자기 투과 현상을 이용한 MRAM은 절연층을 사이에 둔 두자성층에서 스핀 방향이 같은 경우가 다른 경우보다 전류 투과가 훨씬 잘 일어난다 는 현상을 이용해 구현된다.In addition, the MRAM using the spin polarization magnetic permeation phenomenon is implemented by using the phenomenon that current transmission occurs much better than the case where the spin direction is the same in the two magnetic layers having the insulating layer interposed therebetween.
이러한 종래의 MRAM은 도 1과 같이 하나의 스위칭 소자와 하나의 MTJ를 갖는 1T+1MTJ 구조를 갖는다.This conventional MRAM has a 1T + 1MTJ structure having one switching element and one MTJ as shown in FIG. 1.
구체적으로, MRAM 셀은 복수개의 워드라인 WL1~WL4과 복수개의 비트라인 BL1,BL2 및 이들에 의하여 선택되는 셀(1)을 구비하며, 복수개의 비트라인 BL1, BL2과 연결되는 센스 앰프 SA1, SA2를 구비한다.Specifically, the MRAM cell includes a plurality of word lines WL1 to WL4, a plurality of bit lines BL1 and BL2, and a
여기에서 MTJ는 도 2a 및 도 2b와 같은 구조로 동작된다.The MTJ is operated in the same structure as in FIGS. 2A and 2B.
구체적으로, MTJ는 자유 강자성층(Free magnetic layer;2)과, 터널 접합층(Tunnel junction layer;3) 및 고정 강자성층(Fixed magnetic layer;4)이 적층되어 이루어진다. 여기에서, 자유 강자성층(2)과 고정 강자성층(4)은 대개 NiFeCo/CoFe와 같은 재료를 가지며, 터널 접합층(3)은 Al2O3와 같은 재질을 갖는다.
Specifically, the MTJ is formed by stacking a free
그리고, 자유 강자성층(2)과 고정 강자성층(4)은 서로 다른 두께를 가지며, 그에 따라서 고정 강자성층(4)은 강한 자기장에서 자기 분극 상태가 변화되고, 자유 강자성층(2)은 약한 자기장에서 자기 분극 상태가 변화된다.In addition, the free
도 2a에서 자유 강자성층(2)과 고정 강자성층(4)은 자화 방향이 같으며, 이 경우 센싱 전류가 커진다. 그리고, 도 2b에서 자유 강자성층(2)과 고정 강자성층(4)은 자화 방향이 반대이므로 센싱전류가 작다.In FIG. 2A, the free
여기에서, 자유 강자성층(2)은 외부 자장에 의해 자화 방향이 바뀌며, 이 자유 강자성층(2)의 자화 방향에 따라 "0" 또는 "1"의 정보가 기억된다.
Here, the magnetization direction of the free
따라서, 라이트시에는 고정강자성층(4)은 자기 분극 상태가 변하지 않고 자유강자성층(2)만 자기 분극 상태가 변화되는 자기장만 발생시킨다.Therefore, at the time of writing, the fixed
그러나, 상술한 바와 같이 동작되는 종래의 MRAM 셀은 1T+1MTJ 구조를 가지므로 셀 구조가 복잡하다. 그러므로, 복잡한 구조의 셀을 구현하기 위한 공정이 어렵다. 또한, 종래의 MRAM 셀은 그 구조적 문제점으로 인하여 셀 사이즈 면에서도 불리하다.However, the conventional MRAM cell operated as described above has a 1T + 1MTJ structure, which makes the cell structure complicated. Therefore, a process for implementing a cell of a complicated structure is difficult. In addition, conventional MRAM cells are also disadvantageous in terms of cell size due to their structural problems.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 본 발명의 목적은 MTJ 소자를 스위칭 소자의 게이트에 결합시킴으로써 둘 이상의 데이터를 기억하는 구조가 간단한 MRAM 셀을 구현하고, 셀 사이즈 부담이 적은 MRAM을 구현함에 있다.The present invention has been made to solve the above problems, and an object of the present invention is to implement an MRAM cell having a simple structure for storing two or more data by coupling an MTJ element to a gate of a switching element, and having a small cell size burden. In implementing MRAM.
본 발명의 다른 목적은 MTJ를 채용한 바이폴라 타입의 MRAM 셀을 이용하여 MRAM 셀 어레이와 MRAM을 구현함에 있다.Another object of the present invention is to implement an MRAM cell array and an MRAM using a bipolar type MRAM cell employing MTJ.
상기한 목적을 달성하기 위한 본 발명에 따른 MRAM은 복수 개의 워드라인 및 비트라인, 각 비트라인 별로 연결되어 비트라인에 공급되는 전류를 센싱하여 데이터로 출력하는 복수 개의 센스 앰프 및 각 워드 라인과 각 비트라인 단위에 대응되게 구성되며, 워드라인과 연결되는 게이트에 MTJ가 결합되고, 드레인과 소소스간의 전류의 극성에 따라 데이터가 라이트되고, MTJ의 자화 방향에 따른 데이터에 대응되는 전류를 비트라인으로 출력하여 데이터를 리드하는 MRAM 셀을 구비한다.MRAM according to the present invention for achieving the above object is a plurality of word lines and bit lines, a plurality of sense amplifiers and each word line and each connected to each bit line to sense the current supplied to the bit line and outputs the data It is configured to correspond to the bit line unit, the MTJ is coupled to the gate connected to the word line, the data is written according to the polarity of the current between the drain and the small source, the current corresponding to the data according to the magnetization direction of the MTJ An MRAM cell is outputted to read data.
여기에서 드레인과 소스 중 어느 하나가 셀 플레이트에 연결됨이 바람직하다.It is preferred here that either the drain or the source is connected to the cell plate.
또한, 본 발명에 따른 MRAM은, 복수 개의 워드라인, 복수 개의 비트라인 및 복수개의 비트라인 바, 각 비트라인과 비트라인 바의 쌍 별로 공통으로 연결되어 복수개의 비트라인과 복수개의 비트라인 바에 공급되는 전류를 센싱하여 데이터로 출력하는 복수 개의 센스 앰프, 제 1 게이트에 제 1 MTJ가 구성되며, 각 워드라인과 각 비트라인 단위에 대응되게 구성되어 데이터를 리드 및 라이트하는 제 1 MRAM 셀과, 제 2 게이트에 제 2 MTJ가 구성되며, 상기 각 워드라인과 상기 각 비트라인바 단위에 대응되게 구성되어 상기 제 1 MRAM 셀에 저장된 데이터와 반대 데이터를 리드 및 라이트하는 제 2 MRAM 셀을 구비하는 메모리 셀을 구비한다.In addition, the MRAM according to the present invention is commonly connected to each of a plurality of word lines, a plurality of bit lines and a plurality of bit line bars, a pair of each bit line and a bit line bar, and supplied to a plurality of bit lines and a plurality of bit line bars. A plurality of sense amplifiers configured to sense a current to be output as data, a first MTJ configured at a first gate, corresponding to each word line and each bit line unit, and configured to read and write data; A second MTJ is configured at a second gate, and has a second MRAM cell configured to correspond to each word line and each bit line bar, and read and write data opposite to data stored in the first MRAM cell. It has a memory cell.
여기에서 소스와 드레인 중 어느 하나는 셀 플레이트에 연결됨이 바람직하다.In this case, one of the source and the drain is preferably connected to the cell plate.
본 발명에 따른 MRAM 셀은, 절연막 상부 막질에 형성된 게이트 컨택 영역과 그 상부의 워드 라인 사이에 데이터 라이트 및 리드를 위한 MTJ가 구성됨으로써, 소스와 게이트간의 전류의 극성에 따라서 상기 MTJ 자화 상태가 결정되어 데이터의 라이트가 이루어지고, 일정한 트리거 전압 상태에서 상기 MTJ의 자화 상태에 따라 다르게 발생되는 터널링 전류에 의하여 드레인에서 소스로 흐르는 전류의 양이 결정되어 데이터의 리드가 이루어진다.In the MRAM cell of the present invention, the MTJ magnetization state is determined according to the polarity of the current between the source and the gate because an MTJ for data write and read is formed between the gate contact region formed on the insulating film and the word line thereon. The data is written, and the amount of current flowing from the drain to the source is determined by the tunneling current generated differently according to the magnetization state of the MTJ at a constant trigger voltage, thereby reading the data.
본 발명에 따른 MRAM 셀 어레이는, 워드 라인과 연결되는 게이트에 자화 상 태 변화에 따른 데이터 리드 및 라이트가 이루어지는 MTJ가 구성되는 MRAM 셀이 하나의 비트라인과 하나의 워드 라인에 연결되어 메모리 셀을 이루고, 상기 메모리 셀은 로오와 컬럼으로 복수 개 반복 연결되며, 소스나 드레인 중 어느 하나가 셀 플레이트에 연결된다.In the MRAM cell array according to the present invention, an MRAM cell including an MTJ including data reads and writes according to a change in magnetization state is connected to one bit line and one word line in a gate connected to a word line. The plurality of memory cells are repeatedly connected to rows and columns, and either one of a source and a drain is connected to a cell plate.
또한, 본 발명에 따른 MRAM 셀 어레이는, 워드 라인과 연결되는 제 1게이트에 자화 상태 변화에 따른 데이터 리드 및 라이트가 이루어지는 제 1 MTJ가 구성되는 제 1 MRAM 셀이 하나의 비트라인과 하나의 워드 라인에 연결되고, 워드 라인과 연결되는 제 2게이트에 자화 상태 변화에 따른 데이터 리드 및 라이트가 이루어지는 제 2 MTJ가 구성되는 제 2 MRAM 셀이 하나의 비트 라인 바와 워드 라인에 연결되어 메모리 셀을 이루고, 메모리 셀은 로오와 컬럼으로 복수 개 반복 연결되며, 소스나 드레인 중 어느 하나가 셀 플레이트에 연결된다.In addition, in the MRAM cell array according to the present invention, a first MRAM cell in which a first MTJ in which data reads and writes are performed according to a change in magnetization state is formed in a first gate connected to a word line, wherein one bit line and one word are used. A second MRAM cell connected to a line and having a second MTJ configured to read and write data according to a change in magnetization state at a second gate connected to a word line is connected to one bit line bar and a word line to form a memory cell. The plurality of memory cells are repeatedly connected to the row and the column, and either the source or the drain is connected to the cell plate.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
본 발명은 MRAM 셀을 형성하기 위하여 구성되는 스위칭 소자의 게이트에 MTJ를 채용한 것으로서, 게이트 메탈 전극과 서브채널 사이에 MTJ를 구성하고, MTJ(15)의 자화 방향에 따라 다른 양의 전류가 흐르게 하여 스위칭 소자의 드레인과 소스 사이의 전류를 제어함으로써 둘 이상의 데이터를 기억하는 MRAM 셀을 구성한다.The present invention employs an MTJ in a gate of a switching element configured to form an MRAM cell, and constitutes an MTJ between a gate metal electrode and a subchannel, and allows a different amount of current to flow depending on the magnetization direction of the
도 3a와 도 3b를 참조하면, 본 발명에 따른 MRAM 셀은 기판인 절연층(34) 상부에 소스 컨택 영역(31), 드레인 컨택 영역(32)을 형성하기 위한 N+ 영역과 게이 트 컨택 영역(33)을 형성하기 위한 P+ 영역을 갖는 컨택층(35)이 형성된다.3A and 3B, an MRAM cell according to the present invention includes an N + region and a gate contact region for forming a
그리고, 게이트 컨택 영역(33) 상부에는 배리어 막질(20)이 형성되고, 배리어 막질(20) 상부에 자유 강자성층(11), 터널 접합층(12), 고정강자성층(13)으로 이루어진 MTJ(15)가 적층되며, MTJ(15) 상부에 워드라인과 연결되는 게이트 메탈 전극(10)이 형성된다. 여기에서 게이트 메탈 전극(10)은 상술한 바와 같이 워드 라인에 연결되고, 소스 컨택 영역(31)은 비트라인에 연결된다.The
도 3a 및 도 3b의 MRAM 셀은 스위칭 소자인 MOS 트랜지스터의 게이트에 MTJ(15)가 결합된 구조이다.The MRAM cell of FIGS. 3A and 3B has a structure in which the
이와 같은 구조를 갖는 본 발명에 따른 MRAM 셀은 도 4와 같은 심벌로 표현될 수 있다.An MRAM cell according to the present invention having such a structure may be represented by a symbol as shown in FIG. 4.
한편, 도 3a, 도 3b의 MRAM 셀은 MTJ(15)의 자유 강자성층(11)의 자화 방향에 따라 로직 "1" 또는 로직 "0"의 데이터를 기억하며, 도 3a는 로직 "1"을 기억하는 자화상태를 예시한 것이고, 도 3b는 로직 "0"를 기억하는 자화 상태를 예시한 것이다.Meanwhile, the MRAM cells of FIGS. 3A and 3B store data of logic "1" or logic "0" according to the magnetization direction of the free
MRAM 셀의 라이트 동작은 소스 컨택 영역(31)에 일정한 트리거 전압이 인가된 상태에서 게이트 메탈 전극(10)을 통하여 라이트 전류를 생성하기 위한 일정 레벨의 전압이 인가됨으로써 수행된다. The write operation of the MRAM cell is performed by applying a voltage of a predetermined level for generating a write current through the
이때 게이트 메탈 전극(10)에 인가되는 전압의 레벨에 따르는 생성되는 라이트 전류의 극성에 따라서 MTJ(15)의 자유 강자성층(11)의 자화 극성 방향이 결정된다. 이로써 게이트 메탈(10)에 공급되는 전류의 극성에 따라서 도 3a 및 도 3b와 같은 구조를 갖는 MRAM 셀은 논리 "0"와 논리 "1"을 저장한다.At this time, the magnetization polarity direction of the free
그리고, MRAM 셀의 리드 동작은 MTJ(15)의 자유 강자성층(11)의 자화 극성 방향에 따라서 조절되는 전류의 양을 센싱함으로써 이루어진다.The read operation of the MRAM cell is performed by sensing the amount of current regulated according to the magnetization polarity direction of the free
구체적으로, 스위칭 소자의 게이트의 메탈 전극(10)과 서브 채널(소스 컨택 영역(32)) 사이에 흐르는 I1은 MTJ(15)의 자화 극성 방향에 따라 그 양이 달라지며, 그에 따라서 드레인 컨택 영역(31)에서 소스 컨택 영역(32)으로 흐르는 전류 I2의 양이 달라진다.Specifically, the amount of I1 flowing between the
즉, 게이트 메탈 전극(10)에 일정한 트리거 전압이 인가되고, 소스 컨택 영역(31)으로 일정한 센싱 전압이 인가되면, MTJ(15)에 터널링 전류(전류 I1)가 흐른다. 이때 고정 강자성층(13)과 자유 강자성층(11)의 자화 방향이 도 3a와 같이 같으면 전류 I1 양이 크고, 고정 강자성층(13)과 자유 강자성층(11)의 자화 극성 방향이 도 3b와 같이 반대이면 전류 I1 양이 적다. 그에 따라서 드레인 컨택 영역(32)에서 소스 컨택 영역(31)으로 흐르는 전류 I2의 양의 많고 적음을 감지하여 자유 강자성층(11)의 자화 방향이 감지되고, 저장된 정보가 센싱된다.That is, when a constant trigger voltage is applied to the
참고로, 도 5는 도 3a, 도 3b에 도시된 스위칭 소자의 자화 방향에 따라서 전류 I2의 크기가 변화됨을 나타내는 그래프이다.For reference, FIG. 5 is a graph illustrating a change in the magnitude of the current I2 according to the magnetization directions of the switching elements illustrated in FIGS. 3A and 3B.
워드라인 전압 즉 게이트 메탈 전극(10)에 일정한 트리거 전압이 인가된 상태에서 전류 I2가 많이 출력되면 데이터가 로직 "1"로 저장된 것이고, 전류 I2가 적게 출력되면 데이터가 로직 "0"로 저장된 것이다.If a large amount of current I2 is output in a state where a constant trigger voltage is applied to the word line voltage, that is, the
한편, 도 6은 도 3a 및 도 3b의 구조를 갖는 MRAM 셀을 어레이로 구성한 예 와 반도체 메모리 장치를 구현한 예를 나타낸 것이다.6 illustrates an example in which an MRAM cell having the structures of FIGS. 3A and 3B are configured in an array and an example in which a semiconductor memory device is implemented.
도 6의 실시예는 복수개의 워드라인 WL1, WL2 …과 복수개의 비트라인 BL1, BL2 …을 구비하고, 복수개의 비트라인 BL1, BL2 …에는 각각 센스앰프 SA1, SA2 …가 구성되며, 각 워드라인과 비트라인이 매트릭스 형태로 교차되는 각 교차점에 하나씩 형성되는 각 메모리 셀은 하나의 MRAM 셀(100)로 구성된다.6 shows a plurality of word lines WL1, WL2... And a plurality of bit lines BL1, BL2... And a plurality of bit lines BL1, BL2... Respectively include sense amplifiers SA1 and SA2. And each memory cell formed one at each intersection where each word line and bit line cross each other in a matrix form is composed of one
그리고, 하나의 로오에 해당하는 복수 개의 MRAM 셀 어레이는 동일한 워드라인을 공유하며, 하나의 컬럼에 해당하는 복수 개의 MRAM 셀 어레이는 동일한 비트라인을 공유한다. 여기에서 각 MRAM 셀의 드레인이 셀 플레이트 CP에 연결되며, 각 MRAM 셀의 소스가 해당 비트라인에 연결된다. 그에 따라서, 로오 단위 별 또는 비트 단위 별로 워드라인 신호 또는 비트라인 신호가 공유된다. 그리고, 각 컬럼에 대해서 하나의 센스 앰프가 대응된다.The plurality of MRAM cell arrays corresponding to one row share the same word line, and the plurality of MRAM cell arrays corresponding to one column share the same bit line. Here, the drain of each MRAM cell is connected to the cell plate CP, and the source of each MRAM cell is connected to the corresponding bit line. Accordingly, the word line signal or the bit line signal is shared per row unit or bit unit. One sense amplifier corresponds to each column.
상술한 바와 같은 구조를 갖는 MRAM 셀 어레이가 채용된 MRAM의 실시예의 동작을 도 7 및 도 8을 참조하여 설명한다.The operation of the embodiment of the MRAM employing the MRAM cell array having the structure as described above will be described with reference to FIGS.
도 7을 참조하여 MRAM 셀 어레이의 리드 모드에서 동작을 설명하면, 리드 모드는 초기 구간 t0, 메모리 셀 선택 구간 t1, 센스 앰프 인에이블 구간 t2, 리드 종료 구간 t3으로 구분된다.Referring to FIG. 7, the operation of the MRAM cell array in the read mode is divided into an initial section t0, a memory cell selection section t1, a sense amplifier enable section t2, and a read end section t3.
초기 구간 t0에서 비트라인들과 워드 라인들에는 데이터를 리드 또는 라이트 하지 않는 로우 레벨 전압이 유지되고, 센스 앰프는 디스에이블 상태이다.In the initial period t0, the low-level voltage that does not read or write data is maintained in the bit lines and the word lines, and the sense amplifier is in a disabled state.
그 후 메모리 셀 선택 구간 t1에서, MRAM 셀에 저장된 데이터를 리드하기 위하여, 데이터가 저장된 어드레스에 해당하는 MRAM 셀에 연결된 워드 라인 WL(WL1, WL2…를 대표하여 칭함)과 비트라인 BL(BL1, BL2 …를 대표하여 칭함)이 선택된다.Then, in the memory cell selection period t1, in order to read the data stored in the MRAM cell, the word line WL (represented on behalf of WL1, WL2...) And the bit line BL (BL1,) connected to the MRAM cell corresponding to the address where the data is stored. Is referred to as BL2 ...).
메모리 셀 선택 구간 t1에서 선택된 워드 라인에는 일정 트리거 전압이 인가되고, 선택되지 않은 워드 라인에는 그라운드 전압이 인가된다. 그리고, 선택된 비트라인에는 일정한 레벨의 센싱 전압이 인가된다.The predetermined trigger voltage is applied to the selected word line in the memory cell selection period t1, and the ground voltage is applied to the unselected word lines. In addition, a sensing voltage of a constant level is applied to the selected bit line.
이때 비트라인 BL에 연결된 센스 앰프 SA로 선택된 메모리 셀에 해당하는 MRAM 셀(100)의 데이터가 출력된다.In this case, data of the
즉, 데이터는 도 3a 및 도 3b에서 설명된 바와 같이 워드라인 WL을 통하여 게이트에 트리거 전압이 인가되고, MTJ(15)의 자화 방향에 따라서 전류 I1의 세기가 결정되어 흐른다. 그 결과 논리 "1"인 경우 많은 양의 전류 I2가 MRAM 셀(100)의 소스를 통하여 해당 비트라인 BL로 출력되고, 논리 "0"인 경우 적은 양의 전류 I2가 MRAM 셀(100)의 소스를 통하여 해당 비트라인 BL로 출력된다.That is, as described with reference to FIGS. 3A and 3B, the trigger voltage is applied to the gate through the word line WL, and the strength of the current I1 is determined according to the magnetization direction of the
이와 같이 해당 MRAM 셀(100)에 저장된 데이터에 해당하는 양의 전류가 비트라인 BL로 출력되고,비트라인 BL에 센싱되기에 충분한 양의 전류가 출력되면 센스 앰프 인에이블 구간 t2로 진입된다.As such, a current corresponding to the data stored in the
센스 앰프 인에이블 구간 t2에서 인에이블 신호 SEN이 일정 레벨로 센스 앰프 SA에 인가되고, 그러면 센스 앰프 SA는 비트라인 BL에 실린 신호를 센싱하고 센싱된 데이터 SA_OUT를 리드 데이터로 출력한다.In the sense amplifier enable period t2, the enable signal SEN is applied to the sense amplifier SA at a predetermined level. Then, the sense amplifier SA senses a signal carried on the bit line BL and outputs the sensed data SA_OUT as read data.
결국 비트라인 BL로 공급되는 전류의 양이 많으면 센스 앰프 SA는 로직 "1"로 센싱하고, 비트라인 BL로 공급되는 전류의 양이 적으면 센스 앰프 SA는 로직 "0"로 센싱한다. As a result, if the amount of current supplied to the bit line BL is large, the sense amplifier SA senses the logic "1". If the amount of current supplied to the bit line BL is small, the sense amplifier SA senses the logic "0".
센스 앰프 SA에는 인에이블 신호 SEN가 일정한 출력시간을 갖는 트리거 신호로 인가되고, 설정된 출력시간이 초과되면 종료 구간 t3으로 진입한다.The enable signal SEN is applied to the sense amplifier SA as a trigger signal having a constant output time and enters the end section t3 when the set output time is exceeded.
종료 구간 t3에서 워드 라인 WL과 비트라인 BL을 선택하기 위한 신호와 센스 앰프를 인에이블 하기 위한 신호 SEN이 초기 구간 t0 상태로 복귀된다. 그러므로 MRAM 셀(100)에 저장된 데이터에 대응되는 전류가 해당 비트라인 BL에 출력되는 것이 중지되고, 센싱된 데이터 SA_OUT의 출력도 중지된다.In the end section t3, the signal for selecting the word line WL and the bit line BL and the signal SEN for enabling the sense amplifier are returned to the initial section t0. Therefore, the current corresponding to the data stored in the
이와 다르게 도 8을 참조하여 MRAM 셀 어레이의 라이트 모드에서 동작을 설명하면, 라이트 모드는 초기 구간 t0, 메모리 셀 선택 구간 t1, 라이트 종료 구간 t2로 구분된다.In contrast, referring to FIG. 8, the operation in the write mode of the MRAM cell array is divided into an initial section t0, a memory cell selection section t1, and a write end section t2.
초기 구간 t0에서 선택되는 워드라인 WL과 선택되지 않는 워드라인 WL에는 동일하게 그라운드 전압이 인가되고, 라이트 구간 t1으로 진입되면서 선택된 워드라인 WL에는 일정한 라이트 전류를 센싱하기 위한 전압이 인가된다.The ground voltage is equally applied to the word line WL selected in the initial period t0 and the word line WL not selected, and a voltage for sensing a constant write current is applied to the selected word line WL as it enters the write period t1.
라이트 구간 t1에서 선택된 워드라인에는 트리거 전압이 인가되고, 셀 플레이트 CP와 비트라인 WL에 일정 전류를 생성하기 위한 전압이 인가된다. The trigger voltage is applied to the selected word line in the write period t1, and a voltage for generating a constant current is applied to the cell plate CP and the bit line WL.
셀 플레이트 CP와 비트라인 WL 간에 흐르는 전류의 세기에 의하여 자유 강자성층(11)의 자화 극성이 결정되며, 그에 따라 데이터가 MRAM 셀에는 논리 "0", 또는 논리 "1"이 저장된다.The magnetization polarity of the free
이와 다르게 셀 플레이트 CP와 비트라인 BL 간의 전류의 양을 조절함으로써 MRAM에 형성되는 자유 강자성층(11)의 자화 극성 방향이 조금씩 다르게 조정됨으로써 둘 이상의 데이터 저장이 가능하다.
In contrast, by controlling the amount of current between the cell plate CP and the bit line BL, the magnetization polarity direction of the free
그러므로, MRAM 셀에 데이터를 저장하기 위한 시간이 라이트 구간 t1으로 보장되고, 그 후 라이트 종료 구간 t2에서 워드 라인에는 그라운드 전압이 인가된다.Therefore, the time for storing data in the MRAM cell is guaranteed to the write period t1, and then the ground voltage is applied to the word line in the write end period t2.
한편, MRAM 셀 어레이와 이를 채용하는 MRAM은 도 9와 같이 복수 개의 워드라인 WL1, WL2를 구비하고, 비트라인 BL, BL_B 쌍을 복수개 구비한다. 그리고, 각 비트라인 BL, BL_B는 동일한 센스 앰프 SA에 연결된다. 그리고, 동일한 워드라인 WL과 비트라인 BL, BL_B의 각 교차점에 구성되는 MRAM 셀(100a, 100b)가 하나의 메모리 셀을 이룬다. 이들 MRAM 셀(100a, 100b)의 드레인은 셀 플레이트 CP에 공통으로 연결된다.Meanwhile, the MRAM cell array and the MRAM employing the same include a plurality of word lines WL1 and WL2 and a plurality of bit line BL and BL_B pairs as shown in FIG. 9. Each bit line BL and BL_B is connected to the same sense amplifier SA.
그에 따라서 메모리 셀은 워드라인 WL과 한 쌍의 비트라인 BL, BL_B에 연결되는 한 쌍의 MRAM 셀(100a, 100b)로 구성된다.Accordingly, the memory cell is composed of a word line WL and a pair of
도 9의 MRAM 셀(100a, 100b)은 서로 반대 데이터를 저장하고, 이들 데이터에 의하여 메모리 셀에 저장된 값이 센스 앰프 SA에서 센싱된다. 따라서, 비트라인 BL,BL_B에 연결된 센스앰프 SA에 기준 셀이 구성될 필요성이 없다.The
상술한 도 9의 실시예도 도 7 및 도 8과 같이 리드 및 라이트 동작이 수행된다.In the above-described embodiment of FIG. 9, read and write operations are performed as in FIGS. 7 and 8.
즉, 리드 모드는 초기 구간 t0, 메모리 셀 선택 구간 t1, 센스 앰프 인에이블 구간 t2, 리드 종료 구간 t3으로 구분된다.That is, the read mode is divided into an initial section t0, a memory cell selection section t1, a sense amplifier enable section t2, and a read end section t3.
초기 구간 t0에서 메모리 셀 선택 구간 t1으로 진입하면서 워드 라인 WL과 비트라인 BL, BL_B가 선택되고, 선택된 워드 라인 WL에는 일정 트리거 전압이 인가된다. 그리고, 선택된 비트라인 BL에는 일정한 레벨의 센싱 전압이 인가된다. 이때 비트라인 BL, BL_B에 연결된 센스 앰프 SA로 선택된 메모리 셀에 해당하는 반대되는 데이터들이 각각 출력된다.The word line WL, the bit lines BL and BL_B are selected while entering the memory cell selection section t1 in the initial period t0, and a predetermined trigger voltage is applied to the selected word line WL. In addition, a sensing voltage having a constant level is applied to the selected bit line BL. In this case, opposite data corresponding to the memory cell selected by the sense amplifier SA connected to the bit lines BL and BL_B is output.
데이터는 도 3a 및 도 3b에서 설명된 바와 같이 MRAM 셀(100a, 100b)의 게이트에 워드라인 WL을 통하여 트리거 전압이 인가되고, 각 MTJ(15)의 자화 방향에 따라서 전류 I1의 세기가 결정되어 흐르고, MRAM 셀(100a, 100b)은 전류 I1에 제어된 전류 I2를 출력한다.As shown in FIGS. 3A and 3B, the trigger voltage is applied to the gates of the
만약, 비트라인 BL에 연결된 MRAM 셀(100a)에 논리 "1"이 저장되었다면, 비트라인 BL에는 "1"에 해당하는 전류가 출력되고, 그에 대응되는 비트라인 BL_B에는 "0"에 해당하는 전류가 출력된다.If the logic "1" is stored in the
이와 같이 해당 MRAM 셀(100a, 100b)에 저장된 데이터에 해당하는 양의 전류가 비트라인 BL, BL_B로 출력되고, 비트라인 BL, BL_B에 센싱되기에 충분한 양의 전류가 출력되면 센스 앰프 인에이블 구간 t2로 진입된다.As described above, when a current corresponding to the data stored in the
센스 앰프 인에이블 구간 t2에서 각 비트라인 BL과 BL_B에 출력된 전류는 인에이블 신호 SEN이 인가된 센스 앰프 SA에 의하여 센싱되고, 그 결과 센싱된 데이터 SA_OUT는 논리 "1"의 리드 데이터를 출력한다. 인에이블 신호 SEN가 유지되는 일정한 출력시간 후 종료 구간 t3으로 진입된다.In the sense amplifier enable period t2, the current output to each of the bit lines BL and BL_B is sensed by the sense amplifier SA to which the enable signal SEN is applied. As a result, the sensed data SA_OUT outputs read data of logic "1". . After a constant output time for which the enable signal SEN is maintained, it enters the end section t3.
한편, 라이트 모드에서, 초기 구간 t0에서 선택되는 워드라인과 선택되지 않는 워드라인에는 동일하게 그라운드 전압이 인가되고, 라이트 구간 t1으로 진입되면서 선택된 워드라인에는 트리거 전압이 인가된다. Meanwhile, in the write mode, the ground voltage is equally applied to the word line selected in the initial period t0 and the word line not selected, and the trigger voltage is applied to the selected word line while entering the write period t1.
라이트 구간 t1에서 선택된 워드라인에는 트리거 전압이 인가되고, 셀 플레 이트 CP와 비트라인 WL에 일정 전류를 생성하기 위한 전압이 인가된다. The trigger voltage is applied to the selected word line in the write period t1, and a voltage for generating a constant current is applied to the cell plate CP and the bit line WL.
셀 플레이트 CP와 비트라인 WL 간에 흐르는 전류의 세기에 의하여 자유 강자성층(11)의 자화 극성이 결정되며, 그에 따라 데이터가 MRAM 셀에는 논리 "0", 또는 논리 "1"이 저장된다.The magnetization polarity of the free
또한, 이 상태에서 워드라인 WL과 비트라인 BL의 전류의 크기를 추가적으로 조절함으로써 MRAM에 형성되는 자유 강자성층(11)의 자화 방향이 조금씩 다르게 조정함으로써 둘 이상의 데이터 저장이 가능하다.In this state, the magnetization direction of the free
이와 다르게 라이트 전류의 양을 조절함으로써 MRAM에 형성되는 자유 강자성층(11)의 자화 방향이 조금씩 다르게 조정함으로써 둘 이상의 데이터 저장이 가능하다.In contrast, by adjusting the amount of write current, the magnetization direction of the free
상술한 바에서 MRAM 셀의 소스와 드레인은 서로 바뀌어 적용되어도 무방하다. 이 경우, 상술한 바 셀 플레이트는 소스에 연결되고, 드레인은 비트라인에 연결되는 구성을 갖는다.As described above, the source and the drain of the MRAM cell may be interchanged. In this case, as described above, the cell plate is connected to the source and the drain is connected to the bit line.
이상에서 설명한 바와 같이, 본 발명은 MRAM 셀을 간단한 구조로 구성할 수 있어서 그의 셀 어레이와 MRAM의 구조가 개선되면서 그를 위한 공정이 개선될 수 있다.As described above, according to the present invention, the MRAM cell can be configured in a simple structure, so that the cell array and the structure of the MRAM can be improved, thereby improving the process therefor.
그리고, 본 발명에 의하여 개선된 구조는 MRAM의 셀 사이즈를 줄이고 센싱 마진을 개선하는 효과를 갖는다.In addition, the structure improved by the present invention has the effect of reducing the cell size of the MRAM and improving the sensing margin.
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