KR20030035204A - Apparatus for program down loading of fpga - Google Patents

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KR20030035204A KR1020010067167A KR20010067167A KR20030035204A KR 20030035204 A KR20030035204 A KR 20030035204A KR 1020010067167 A KR1020010067167 A KR 1020010067167A KR 20010067167 A KR20010067167 A KR 20010067167A KR 20030035204 A KR20030035204 A KR 20030035204A
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Abstract

PURPOSE: A program downloading system of a processor is provided to download the same data at plural FPGAs(Field Programmable Gate Arrays) by using an EEPROM for enhancing the downloading speed, and to enable a processor to download or upgrade data at the EEPROM for avoiding the exchange of the EEPROMs for a system upgrade. CONSTITUTION: The system comprises a flash memory(6), a processor(7), a CPLD(Complex Programmable Logic Device, 8), an EEPROM(9), FPGAs(10-10N), and a JTAG(Joint Test Action Group) connector(11). The flash memory(6) stores the data to be downloaded. The processor(7) reads the data from the flash memory(6), and sends the data to the EEPROM(9) via the CLPD(8). The EEPROM(9) downloads the data to the FPGAs(10-10N). The JTAG connector(11) connects to a JATG interface of the EEPROM(9) for a hardware downloading operation. The CPLD(9) includes a file interpreter(8a), a TAP(Test Access Port) timing generator(8b), and a control/JATG interface(8c). The file interpreter(8a) interprets the data downloaded from the flash memory(6), the TAP timing generator(8b) generates the TAP timing needed for the JTAG programming based on the interpreted result, and the control/JTAG interface(8c) stores the generated timing data at the EEPROM(9) via the JTAG interface.

Description

프로세서의 프로그램 다운 로딩 장치{APPARATUS FOR PROGRAM DOWN LOADING OF FPGA}Program downloading device of the processor {APPARATUS FOR PROGRAM DOWN LOADING OF FPGA}

본 발명은 프로세서의 프로그램 다운 로딩장치에 관한 것이다.The present invention relates to a program download apparatus of a processor.

종래에 동일한 내용을 갖는 여러 개의 로직/게이트 디바이스, 예를 들면 여러 개의 FPGA에 동일한 내용의 프로그램을 로딩하거나 업그레이드를 수행하기 위하여 EEPROM을 구비하고 FPGA를 데이지 체인(daisy chain) 방식으로 연결하여 사용하거나, 플래쉬 메모리와 프로세서를 구비하고 FPGA를 데이지 체인 방식으로 연결하여 사용하고 있다.Conventionally, multiple logic / gate devices with the same contents, such as multiple FPGAs, have EEPROMs for loading or upgrading programs with the same contents, and daisy-chain FPGAs to each other. It has a flash memory and a processor, and daisy-chains FPGAs.

도1은 EEPROM을 이용해서 여러 개의 FPGA에 프로그램을 다운 로딩하는 장치의 예를 보여준다. 로딩 데이터가 저장되는 EEPROM(1)과 상기 로딩 데이터가 로딩될 FPGA(2-2N)가 있다. EEPROM(1)에는 다수의 FPGA(2-2N)에 로딩할 데이터가 탑재된다. FPGA(2-2N)들은 서로 데이지 체인 방식으로 연결된다. 따라서, 이 로딩 장치에 의하면 FPGA(2-2N)의 로딩 데이터를 EEPROM(1)에 저장한 후 여러 개의 FPGA(2-2N)를 데이지 체인 방식으로 연결하여 프로그래밍하게 된다. 그러나 이 로딩 장치에서는 EEPROM이 직접 다운 로딩을 수행하기 때문에 속도는 빠르지만 EEPROM(1)에 FPGA(2-2N)의 로딩 데이터를 저장하기 때문에 로딩 데이터를 변경(업그레이드 등)할 경우에는 EEPROM(1)을 교체해야 하는 문제점이 있다.Figure 1 shows an example of an apparatus for downloading a program to several FPGAs using EEPROM. There is an EEPROM 1 in which loading data is stored and an FPGA 2-2N in which the loading data is to be loaded. The EEPROM 1 is loaded with data to be loaded into a plurality of FPGAs 2-2N. The FPGAs 2-2N are daisy chained with each other. Therefore, according to the loading device, the loading data of the FPGA 2-2N is stored in the EEPROM 1, and then several FPGAs 2-2N are connected and programmed in a daisy chain manner. However, this loading device is faster because the EEPROM directly downloads, but because the loading data of the FPGA (2-2N) is stored in the EEPROM (1), when the loading data is changed (upgraded, etc.), the EEPROM (1) is used. There is a problem that needs to be replaced.

도2는 프로세서와 프로그램 가능한 로직 디바이스인 CPLD 및 메모리(플래쉬 메모리)를 이용해서 여러 개의 FPGA에 동일 내용의 데이터를 로딩하는 장치의 예를 보여준다. 로딩 데이터가 저장되는 메모리(3)와 프로세서(4a) 및 직렬변환 소프트웨어(4b)를 탑재한 CPLD(4), 그리고 상기 데이터가 로딩될 FPGA(5-5N)가 있고, FPGA(5-5N)들은 서로 데이지 체인 방식으로 연결된다. 이 로딩 장치에 의하면, 먼저 메모리(3)에는 로딩할 데이터가 미리 저장되고, 프로세서(4a)가 메모리(3)로부터 상기 로딩 데이터를 읽어 들이고, 직렬변환 소프트웨어(4b)가 상기 읽어 들인 로딩 데이터를 직렬 데이터로 변환하여 출력 포트를 통해 FPGA(5-5N)로 전송함으로써 동일한 내용의 데이터가 FPGA(5-5N)에 로딩된다. 그러나, 이 로딩장치는 데이터 로딩을 위해서 프로세서(4a)가 개입되어야 하기 때문에 프로세서(4a)의 자원 낭비가 따르는 문제점이 있고, 데이터 로딩 시간 또한 많이 소요되는 문제점이 있다.Figure 2 shows an example of an apparatus for loading the same data into multiple FPGAs using a processor and a programmable logic device CPLD and memory (flash memory). There is a memory (3) storing loading data, a CPLD (4) equipped with a processor (4a) and serial conversion software (4b), and an FPGA (5-5N) on which the data is to be loaded, and an FPGA (5-5N). They are daisy chained together. According to this loading apparatus, data to be loaded is first stored in the memory 3 in advance, and the processor 4a reads the loading data from the memory 3, and the serial conversion software 4b reads the loading data. The same data is loaded into the FPGA (5-5N) by converting it to serial data and sending it to the FPGA (5-5N) through the output port. However, this loading apparatus has a problem that the processor 4a has to be involved for data loading, so that the resource waste of the processor 4a is followed, and the data loading time is also required.

본 발명은 프로세서의 프로그램 다운 로딩 장치를 제공한다. 특히 본 발명은 동일한 내용의 데이터를 여러 개의 로직/게이트 디바이스에 다운 로딩할 때 속도를빠르게 하면서, 로딩 데이터 업그레이드 시의 하드웨어(EEPROM)의 교체 문제를 해결할 수 있도록 한 프로그램 다운 로딩 장치를 제공한다.The present invention provides an apparatus for downloading a program of a processor. In particular, the present invention provides a program downloading apparatus capable of solving the problem of replacing hardware (EEPROM) during loading data upgrade while speeding up downloading of the same data to multiple logic / gate devices.

본 발명은 EEPROM을 이용해서 여러 개의 FPGA에 동일한 내용을 다운 로딩함으로써 다운 로딩 속도를 빠르게 하고, 상기 다운 로딩할 데이터나 업그레이드할 데이터를 EEPROM에 프로세서가 소프트웨어적으로 저장(혹은 갱신저장)함으로써 업그레이드를 위하여 EEPROM을 교체할 필요가 없도록 하며, 로딩 데이터의 업그레이드 시에만 프로세서가 개입하게 됨으로써 프로세서의 자원 점유의 문제를 해결할 수 있도록 한 프로그램 다운 로딩 장치를 제공한다.The present invention uses EEPROM to download the same contents to multiple FPGAs to speed up the download speed and to upgrade the software by storing (or updating) the data to be downloaded or data to be upgraded in the EEPROM. In order to eliminate the need for EEPROM replacement, the processor only intervenes when the loading data is upgraded, thereby providing a program download device that solves the problem of resource occupancy of the processor.

본 발명의 프로그램 다운 로딩 장치는, 다운 로딩할 데이터가 저장되는 로딩 데이터 저장수단과, 상기 로딩 데이터 저장수단에 저장된 데이터를 읽어서 로딩 ??이터 처리수단으로 전달하는 프로세서와, 상기 프로세서로부터 전달된 상기 로딩 데이터를 해석하여 로딩수단에 저장하는 로딩 데이터 처리수단과, 상기 로딩 데이터 처리수단으로부터 공급된 로딩 데이터를 저장하고 이 데이터를 로딩 대상 디바이스로 다운 로딩 처리하는 로딩수단과, 상기 로딩수단에 의해서 데이터가 로딩되는 로딩 대상 디바이스를 포함하여 구성됨을 특징으로 한다.The program download apparatus of the present invention includes a loading data storage means for storing data to be downloaded, a processor for reading data stored in the loading data storage means and transferring the data stored in the loading data storage means to the loading data processor; Loading data processing means for interpreting the loading data and storing in the loading means, loading means for storing the loading data supplied from the loading data processing means and downloading the data to the loading target device, and data by the loading means. Is configured to include a loading target device to be loaded.

또한 본 발명의 프로그램 다운 로딩 장치는, 상기 로딩 데이터 처리수단과 로딩수단이 JTAG 인터페이스를 기반으로 하여 데이터 처리 및 저장이 이루어지는 것을 특징으로 한다.In addition, the program download apparatus of the present invention is characterized in that the loading data processing means and the loading means are processed and stored on the basis of the JTAG interface.

또한 본 발명의 프로그램 다운 로딩 장치는, 상기 로딩 데이터 처리수단과 로딩수단이 JTAG 인터페이스를 기반으로 하여 데이터 처리 및 저장이 이루어지고,상기 로딩수단에 하드웨어적인 데이터 로딩을 위하여 JTAG 커넥터가 연결된 것을 특징으로 한다.In addition, the program downloading device of the present invention, the loading data processing means and the loading means is processed and stored on the basis of the JTAG interface, characterized in that JTAG connector is connected to the loading means for hardware data loading do.

또한 본 발명의 프로그램 다운 로딩 장치는, 상기 로딩수단이 EEPROM인 것을 특징으로 한다.In addition, the program downloading device of the present invention is characterized in that the loading means is EEPROM.

또한 본 발명의 프로그램 다운 로딩 장치는, 상기 로딩 대상 디바이스가 FPGA인 것을 특징으로 한다.In addition, the program download apparatus of the present invention is characterized in that the device to be loaded is an FPGA.

또한 본 발명의 프로그램 다운 로딩 장치는, 상기 로딩 데이터 처리수단이 CPLD로서; 프로세서로부터 전달된 로딩 데이터를 해석하는 파일 인터프리터(file interpreter)와, 상기 해석한 내용으로부터 JTAG 프로그래밍에 필요한 TAP 타이밍을 생성하는 TAP 타이밍 생성기와, 상기 생성한 데이터를 JTAG 인터페이스를 통해서 로딩수단에 저장하기 위한 컨트롤/TAG 인터페이스를 포함하여 구성됨을 특징으로 한다.In addition, the program downloading device of the present invention, the loading data processing means is CPLD; A file interpreter for interpreting loading data transmitted from a processor, a TAP timing generator for generating TAP timing for JTAG programming from the interpreted contents, and storing the generated data in a loading means through a JTAG interface. It is configured to include a control / TAG interface.

도1은 EEPROM을 이용한 종래의 프로그램 다운 로딩장치의 블럭 구성도1 is a block diagram of a conventional program downloading apparatus using EEPROM.

도2는 프로세서를 이용한 종래의 프로그램 다운 로딩장치의 블럭 구성도2 is a block diagram of a conventional program download apparatus using a processor.

도3은 본 발명에 따른 프로그램 다운 로딩장치의 블럭 구성도Figure 3 is a block diagram of a program downloading device according to the present invention

도3은 본 발명의 프로그램 다운 로딩 장치의 실시예에 따른 회로 구성을 보여준다. 도3의 실시예는 JTAG 인터페이스를 기반으로 하여 프로그램의 다운 로딩이 이루어지는 경우이며, 데이터가 다운 로딩될 대상 디바이스는 FPGA이고, FPGA에 데이터를 로딩할 디바이스는 EEPROM이며, EEPROM에는 프로세서가 소프트웨어적으로 데이터를 저장(갱신 저장 포함)하는 실시예를 보여준다.Figure 3 shows a circuit configuration according to an embodiment of the program downloading apparatus of the present invention. 3 illustrates a case where a program is downloaded based on a JTAG interface, a target device to which data is to be downloaded is an FPGA, a device to load data to an FPGA is an EEPROM, and a processor may be implemented in software. An embodiment of storing data (including update storage) is shown.

도3을 참조하면 본 발명의 프로그램 다운 로딩 장치는, 다운 로딩할 데이터를 1차적으로 저장하는 플래쉬 메모리(6)와, 상기 플래쉬 메모리(6)에 저장된 데이터를 읽어 들여 CPLD(8)로 전달하는 프로세서(7)와, 상기 프로세서(7)로부터 상기 로딩 데이터를 받아서 JTAG 인터페이스를 기반으로 EEPROM(9)에 저장하는 CPLD(8)와, 상기 CPLD(8)로부터 JTAG 인터페이스를 기반으로 하여 로딩 데이터가 저장되고 이 로딩 데이터를 FPGA에 다운 로딩시키는 EEPROM(9)과, 상기 EEPROM(9)에서 출력되는 로딩 데이터가 다운 로딩되는 FPGA(10-10N)와, 하드웨어적인 다운 로딩을 위하여 상기 EEPROM(9)의 JTAG 인터페이스에 연결되는 JTAG 커넥터(11)를 포함하여 구성되고 있다.Referring to FIG. 3, the program downloading apparatus of the present invention includes a flash memory 6 which primarily stores data to be downloaded, and reads the data stored in the flash memory 6 to the CPLD 8. A processor 7, a CPLD 8 receiving the loading data from the processor 7 and storing the loading data in an EEPROM 9 based on a JTAG interface, and loading data based on a JTAG interface from the CPLD 8. An EEPROM 9 for storing and downloading this loading data to the FPGA, an FPGA 10-10N for downloading the loading data output from the EEPROM 9, and the EEPROM 9 for hardware downloading. It comprises a JTAG connector 11 which is connected to the JTAG interface.

한편, 도3에서 상기 CPLD(8)는 프로세서(7)로부터 전달받은 플래쉬 메모리(6)의 데이터를 해석하는 파일 인터프리터(8a)와, 상기 파일 인터프리터(8a)에서 해석된 내용으로부터 JTAG 프로그래밍에 필요한 TAP 타이밍을 생성하는 TAP 타이밍 생성기(8b)와, 상기 생성한 데이터를 JTAG 인터페이스를 통해 EEPROM(9)에 저장하기 위한 컨트롤/JTAG 인터페이스(8c)를 포함하고 있다. 그리고, 이에 대응하여 EEPROM(9)은 컨트롤/JTAG 인터페이스(9a)를 포함하고 있다.Meanwhile, in FIG. 3, the CPLD 8 is required for JTAG programming from a file interpreter 8a for analyzing data of the flash memory 6 received from the processor 7 and contents interpreted by the file interpreter 8a. A TAP timing generator 8b for generating TAP timing and a control / JTAG interface 8c for storing the generated data in the EEPROM 9 via the JTAG interface. Correspondingly, the EEPROM 9 includes a control / JTAG interface 9a.

도3을 참조하여 본 발명의 프로그래 다운 로딩 장치의 동작을 설명한다.Referring to Figure 3 will be described the operation of the program downloading device of the present invention.

플래쉬 메모리(6)에는 외부(예: PC)로부터 FPGA(10-10N)에 (업그레이드)로딩할 데이터가 1차적으로 저장된다. FPGA의 업그레이드를 위해서 프로세서(7)는 플래쉬 메모리(6)에 저장된 데이터를 읽어 들여 CPLD(8)로 전달한다. CPLD(8)는 프로세서(7)로부터 전달된 데이터를 파일 인터프리터(8a)를 통하여 해석하고 해석된 내용에 따라 TAP 타이밍 생성기(8b)에서 TAP 타이밍을 생성하고, 생성된 데이터를 컨트롤/JTAG 인터페이스(8c)(9a)를 통해서 EEPROM(9)에 저장한다. 즉, 업그레이드할 데이터는 소프트웨어적으로 프로세서(7)에 의해서 EEPROM(9)에 저장되며, 이 때 프로세서(7)는 데이터 업그레이드가 필요할 경우 한 차례만 개입되고, EEPROM(9)에 저장된 데이터는 하드웨어적으로 FPGA(10-10N)에 빠른 속도로 다운 로딩된다.The flash memory 6 primarily stores data to be (upgraded) loaded from the outside (for example, a PC) to the FPGA 10-10N. In order to upgrade the FPGA, the processor 7 reads data stored in the flash memory 6 and transfers the data to the CPLD 8. The CPLD 8 interprets the data transmitted from the processor 7 through the file interpreter 8a and generates the TAP timing in the TAP timing generator 8b according to the interpreted content, and generates the TAP timing in the control / JTAG interface ( The data is stored in the EEPROM 9 through 8c) 9a. That is, the data to be upgraded is stored in the EEPROM 9 by the software 7 by software, and at this time, the processor 7 is intervened only once when a data upgrade is required, and the data stored in the EEPROM 9 is hardware It is rapidly downloaded to the FPGA (10-10N).

여기서 JTAG 인터페이스 기반의 데이터 처리에 대해서 간단하게 살펴본다.Here's a quick look at data processing based on the JTAG interface.

알려진 바와 같이 집적회로 테스팅의 최근 발달은 보드에 장착된 집적회로 칩의 테스팅을 위한 JTAG(Joint Test Action Group) 테스트 포트의 사용인데, 이 규격은 IEEE(Institute of Electrical and Electronics Engineers)에 채택되었으며, JTAG 구조에서, 4(또는 옵션(optional) 5) 신호 테스트 억세스 포트(TAP)가 각 칩 또는 보드상의 칩 그룹에 부가된다. TAP은 4입력, 테스트 클럭(TCK), 테스트 모드 선택(TMS), 테스트 데이터 입력(TDI), 및 옵션 테스트 리세트(TRSTN)을 구비한다. 게다가, TAP은 하나의 출력, 테스트 데이터 출력(TDO)을 구비한다. TDI와 TDO는 칩과 칩간에 데이지 체인되어 있는 반면, TCK와 TMS는 동보통신(同報通信)이다.As is known, recent developments in integrated circuit testing are the use of Joint Test Action Group (JTAG) test ports for testing of integrated circuit chips on board, which has been adopted by the Institute of Electrical and Electronics Engineers (IEEE), In the JTAG structure, a 4 (or optional 5) signal test access port (TAP) is added to each chip or group of chips on the board. The TAP has four inputs, a test clock (TCK), a test mode selection (TMS), a test data input (TDI), and an optional test reset (TRSTN). In addition, the TAP has one output, a test data output (TDO). TDI and TDO are daisy chained from chip to chip, while TCK and TMS are broadcast.

TCK 입력은 칩의 시스템 클럭과는 관계가 없어 테스트 동작은 다른 칩 사이에 동기화 될 수 있다. 테스트 로직 동작은 TMS입력에 제공된 신호의 시퀀스에 의해 제어된다. TDI와 TDO는 각각 직렬 데이터 입력 및 출력인 반면, TRSTN 입력은 칩 또는 회로를 알려진 상태로 초기화하는 데 사용된다. JTAG 테스팅은 적절하게 배열된 집적회로를 테스트하여 실시 가능성을 검증하는데 사용할 수 있다.The TCK input is independent of the chip's system clock so test behavior can be synchronized between different chips. Test logic operation is controlled by the sequence of signals provided to the TMS input. TDI and TDO are serial data inputs and outputs, respectively, while the TRSTN input is used to initialize a chip or circuit to a known state. JTAG testing can be used to test a properly arranged integrated circuit to verify its feasibility.

이와 같이 JTAG 인터페이스를 기반으로 하여 CPLD(8)로부터 EEPROM(9)으로 데이터가 저장되고, EEPROM(9)은 FPGA(10-10N)를 데이지 체인 방식으로 연결하여 동일한 내용의 다운 로딩을 실행하게 되는 것이다. EEPROM(9)이 직접 다운 로딩을실행하게 되므로 속도가 빠르고, 업그레이드할 데이터는 플래쉬 메모리(6)에 저장하여 프로세서(7)가 CLPD(8)를 통해 EEPROM(9)으로 전달하므로, 업그레이드 시 프로세서가 한 차례만 개입하게 되며, 소프트웨어적인 업그레이드가 가능하게 되어 기존에 EEPROM을 교체하는 경우보다 로딩 데이터 업그레이드가 간편하게 이루어질 수 있다.As such, data is stored from the CPLD 8 to the EEPROM 9 based on the JTAG interface, and the EEPROM 9 daisy-chains the FPGAs 10-10N to execute the same download. will be. Since the EEPROM (9) executes the direct download, it is fast and the data to be upgraded is stored in the flash memory (6) so that the processor (7) transfers it to the EEPROM (9) through the CLPD (8). Only once will be involved, and the software can be upgraded so that loading data can be upgraded more easily than replacing the EEPROM.

한편, JTAG 커넥터(11)는 소프트웨어적인 업그레이드가 불가능할 경우에 EEPROM(9)에 하드웨어적인 로딩 데이터 업그레이드를 보장해 준다. 즉, 앞서 설명한 바와 같이 소프트웨어적인 업그레이드가 불가능할 경우에는 JTAG 커넥터(11)를 이용해서 외부 장비를 접속하고 하드웨어적인 업그레이드를 실행할 수 있다.On the other hand, the JTAG connector 11 guarantees a hardware loading data upgrade to the EEPROM (9) in the case that the software upgrade is impossible. That is, as described above, when the software upgrade is impossible, the JTAG connector 11 may be used to connect external equipment and perform hardware upgrade.

본 발명은 로딩 데이터의 업그레이드가 필요한 경우에 한해서 프로세서가 개입되기 때문에 프로세서의 자원 점유의 문제를 개선할 수 있다. 또한, 업그레이드할 데이터를 플래쉬 메모리에서 프로세서가 읽어 들여서 CPLD를 통해 EEPROM에 전달하는 동작으로 로딩 데이터 업그레이드가 소프트웨어적으로 이루어지므로 종래에 EEPROM을 이용한 로딩 장치에서 발생하였던 EEPROM 교체의 필요성이 없어지고, 하드웨어적으로 업그레이드 하는데 필요한 비용의 절감 효과가 있다.The present invention can improve the problem of resource occupancy of the processor because the processor is involved only when the loading data needs to be upgraded. In addition, since the processor reads data to be upgraded from the flash memory and transfers the data to the EEPROM through CPLD, the loading data is upgraded in software, thereby eliminating the necessity of replacing the EEPROM, which has occurred in the loading device using the EEPROM. In addition, there is a cost reduction required for upgrading.

또한, 실질적으로 FPGA의 로딩에는 EEPROM을 사용하기 때문에 로딩 속도가 빠르고, 소프트웨어적인 업그레이드가 불가능할 경우에는 JTAG 인터페이스를 기반으로 하여 JTAG 커넥터를 이용해서 하드웨어적인 업그레이드가 가능하므로, 소프트웨어적인 업그레이드 불능 상황에 효과적으로 대처할 수 있다.In addition, since the EEPROM is used to actually load the FPGA, if the loading speed is fast, and if a software upgrade is not possible, the hardware can be upgraded using the JTAG connector based on the JTAG interface. Can cope

Claims (6)

다운 로딩할 데이터가 저장되는 로딩 데이터 저장수단과, 상기 로딩 데이터 저장수단에 저장된 데이터를 읽어서 로딩 데이터 처리수단에 전달하는 프로세서와, 상기 프로세서로부터 전달된 상기 로딩 데이터를 해석하여 로딩수단에 저장하는 로딩 데이터 처리수단과, 상기 로딩 데이터 처리수단으로부터 공급된 로딩 데이터를 저장하고 이 데이터를 로딩 대상 디바이스로 다운 로딩 처리하는 로딩수단과, 상기 로딩수단에 의해서 데이터가 로딩되는 로딩 대상 디바이스를 포함하여 구성됨을 특징으로 하는 프로세서의 프로그램 다운 로딩 장치.A loading data storage means for storing data to be downloaded, a processor for reading the data stored in the loading data storage means and delivering the data to the loading data processing means, and a loading for interpreting the loading data transferred from the processor and storing the loading data in the loading means. A data processing means, a loading means for storing loading data supplied from the loading data processing means and downloading the data to a loading target device, and a loading target device loaded with data by the loading means. Program downloading device of the processor. 제 1 항에 있어서, 상기 로딩 데이터 처리수단과 로딩수단이 JTAG 인터페이스를 기반으로 하여 데이터 처리 및 저장이 이루어지는 것을 특징으로 하는 프로세서의 프로그램 다운 로딩 장치.The apparatus of claim 1, wherein the loading data processing means and the loading means are processed and stored on the basis of a JTAG interface. 제 1 항에 있어서, 상기 로딩 데이터 처리수단과 로딩수단이 JTAG 인터페이스를 기반으로 하여 데이터 처리 및 저장이 이루어지고, 상기 로딩수단에 하드웨어적인 데이터 로딩을 위하여 JTAG 커넥터가 연결된 것을 특징으로 하는 프로세서의 프로그램 다운 로딩 장치.The processor program according to claim 1, wherein the loading data processing means and the loading means are processed and stored on the basis of a JTAG interface, and a JTAG connector is connected to the loading means for hardware data loading. Download device. 제 1 항에 있어서, 상기 로딩수단이 EEPROM인 것을 특징으로 하는 프로세서의 프로그램 다운 로딩 장치.The apparatus of claim 1, wherein the loading means is an EEPROM. 제 1 항에 있어서, 상기 로딩 대상 디바이스가 FPGA인 것을 특징으로 하는 프로세서의 프로그램 다운 로딩 장치.The apparatus of claim 1, wherein the device to be loaded is an FPGA. 제 1 항에 있어서, 상기 로딩 데이터 처리수단이 CPLD로서; 프로세서로부터 전달된 로딩 데이터를 해석하는 파일 인터프리터(file interpreter)와, 상기 해석한 내용으로부터 JTAG 프로그래밍에 필요한 TAP 타이밍을 생성하는 TAP 타이밍 생성기와, 상기 생성한 데이터를 JTAG 인터페이스를 통해서 로딩수단에 저장하기 위한 컨트롤/TAG 인터페이스를 포함하여 구성됨을 특징으로 하는 프로세서의 프로그램 다운 로딩 장치.2. The apparatus of claim 1, wherein said loading data processing means is CPLD; A file interpreter for interpreting loading data transmitted from a processor, a TAP timing generator for generating TAP timing for JTAG programming from the interpreted contents, and storing the generated data in a loading means through a JTAG interface. Program download device of a processor comprising a control / TAG interface for.
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