KR20030034460A - A output buffer in a semiconductor memory device - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 장치의 출력 버퍼에 관한 것으로서, 특히 디램(DRAM)의 출력 버퍼를 구성하는 트랜지스터의 게이트 전압을 제어하여 버퍼 세기(buffer strength)를 조절하는 것이 가능한 반도체 메모리 장치의 출력 버퍼에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer of a semiconductor memory device, and more particularly to an output buffer of a semiconductor memory device capable of controlling buffer strength by controlling a gate voltage of a transistor constituting an output buffer of a DRAM. will be.
기존의 IO 인터페이스 설계에 있어서 임피던스 매칭(impedance matching)을 위하여 IO의 전류량을 스펙화하고 있는데, 이를 IBIS라고 한다. 높은 동작속도를 갖는 제품일수록 노이즈 감소를 위한 목적으로 철저하게 IBIS를 관리하며, 최소-최대 스펙(min-max spec)간 전류량도 더 작게 관리한다. 본 발명은 IBIS 특성 중에서출력의 풀업(pull up) 특성과 풀다운(pull down) 특성에 대한 것이다. CMOS 출력 버퍼의 경우, 풀업 전류량과 풀다운 전류량(이하, 이를 "버퍼 세기"라고 함)의 조절을 위해 해당 버퍼의 PMOS 및 NMOS의 크기를 조정하는 방법을 사용하여 왔다.In the existing IO interface design, the current amount of IO is specified for impedance matching. This is called IBIS. The higher the product speed, the more thoroughly IBIS manages for noise reduction and the smaller the current between min-max spec. The present invention relates to the pull up and pull down characteristics of the output among the IBIS characteristics. In the case of the CMOS output buffer, a method of adjusting the size of the PMOS and the NMOS of the buffer has been used to control the amount of pullup current and the amount of pulldown current (hereinafter referred to as "buffer strength").
하지만 MOS 공정상 버퍼 세기는 PVT(공정, 전압, 온도) 노이즈에 의해 영향을 받으므로, 실측치가 최소-최대 스펙을 만족시키도록 출력 버퍼를 설계하는데 어려움이 있었다.However, the buffer strength in the MOS process is affected by PVT (process, voltage, and temperature) noise, which makes it difficult to design the output buffer so that the measured value meets the minimum-maximum specification.
한편, 어플리케이션(application)에 따라 요구하는 버퍼 세기 스펙이 달라질 수 있다. 예를 들어, 디램(DRAM)의 경우 PC 메인 메모리용으로 사용하는 경우에는 강한 버퍼 세기가 필요하지만, 그래픽용으로 사용하는 경우에는 앞의 경우보다 작은 버퍼 세기로도 족하다. 그러므로 어플리케이션에 따라 버퍼 세기를 가변할 필요가 있다.Meanwhile, the buffer strength specification required by the application may vary. For example, in the case of DRAM, strong buffer strength is required for PC main memory, but smaller buffer strength is required for graphics memory. Therefore, it is necessary to vary the buffer strength according to the application.
따라서 본 발명은 PVT 노이즈 등의 영향에도 불구하고 버퍼 세기의 최소-최대 스펙을 좀더 효과적으로 충족시키는 반도체 메모리 장치의 출력 버퍼를 제공하는 것을 일 목적으로 한다.Accordingly, an object of the present invention is to provide an output buffer of a semiconductor memory device that more effectively meets the minimum-maximum specification of buffer strength despite the influence of PVT noise and the like.
또한 본 발명은 어플리케이션에 따라 버퍼 세기를 다양하게 변화시키는 것이 가능한 반도체 메모리 장치의 출력 버퍼를 제공하는 것을 다른 목적으로 한다.Another object of the present invention is to provide an output buffer of a semiconductor memory device capable of varying the buffer strength according to an application.
도 1은 본 발명의 일 실시예에 의한 출력 버퍼의 구성도.1 is a block diagram of an output buffer according to an embodiment of the present invention.
도 2는 본 발명의 일 실시예에 의한 퓨즈 프로그래밍 블록의 회로도.2 is a circuit diagram of a fuse programming block according to an embodiment of the present invention.
도 3은 본 발명의 일 실시예에 의한 레지스터 프로그래밍 블록의 블록도.3 is a block diagram of a register programming block in accordance with one embodiment of the present invention.
도 4는 본 발명의 일 실시예에 의한 풀다운 제어부의 회로도.4 is a circuit diagram of a pull-down control unit according to an embodiment of the present invention.
이러한 목적을 구현하기 위하여 신규한 구성의 반도체 메모리 장치의 출력 버퍼 및 이를 이용하는 반도체 메모리 장치가 본 발명으로서 제공된다. 먼저 본 발명은 반도체 메모리 장치의 출력 버퍼에 있어서 디폴트 버퍼 세기를 결정하는 기본 버퍼(base buffer)와, 기본 버퍼의 버퍼 세기에 대한 보상량을 프로그램하여 출력하는 보상량 프로그램부와, 보상량 프로그램부의 출력에 따라 제어전압을 생성하는 제어부와, 제어전압이 게이트에 입력되는 트랜지스터를 포함하므로써 보상량 프로그램부에 프로그램된 보상량에 따라 기본 버퍼의 버퍼 세기를 보상하는 보상 버퍼(compensation buffer)를 구비한 것을 특징으로 한다.The present invention provides an output buffer of a semiconductor memory device having a novel configuration and a semiconductor memory device using the same. First of all, the present invention provides an output buffer of a semiconductor memory device, comprising: a base buffer for determining a default buffer strength; a compensation amount program unit configured to program and output a compensation amount for the buffer strength of the base buffer; A control buffer for generating a control voltage according to the output, and a compensation buffer for compensating the buffer strength of the basic buffer according to the compensation amount programmed in the compensation amount program part by including a transistor in which the control voltage is input to the gate. It is characterized by.
보상량 프로그램부와 제어부는 풀업 전압과 풀다운 전압 각각에 대해 구비되어 있으며, 보상 버퍼는 풀업전압 보상을 위한 PMOS 트랜지스터와 풀다운 전압 보상을 위한 NMOS 트랜지스터를 구비하고 있다. 보상량 프로그램부는 퓨즈 프로그래밍 블록(fuse programming block) 또는 레지스터 프로그래밍 블록(register programming block)으로 이루어진다.The compensation amount program unit and the controller are provided for the pull-up voltage and the pull-down voltage, respectively, and the compensation buffer includes a PMOS transistor for pull-up voltage compensation and an NMOS transistor for pull-down voltage compensation. The compensation amount program unit is composed of a fuse programming block or a register programming block.
또한 본 발명은 반도체 메모리 장치의 출력 버퍼에 있어서 디폴트 풀업 전류량과 디폴트 풀다운 전류량을 결정하는 기본 버퍼(base buffer)와, 디폴트 풀업 전류량에 대한 보상량과 디폴트 풀다운 전류량을 프로그램하여 출력하는 보상량 프로그램부와, 보상량 프로그램부의 출력에 따라 풀업 제어전압과 풀다운 제어전압을 생성하는 제어부와, 풀업 제어전압이 게이트에 인가되는 PMOS 트랜지스터와, 풀다운 제어전압이 게이트에 인가되는 NMOS 트랜지스터를 포함하므로써 보상량 프로그램부에 프로그램된 보상량에 따라 기본 버퍼의 풀업 전류량 또는 풀다운 전류량을 보상하는 보상 버퍼(compensation buffer)를 구비한 것을 특징으로 한다.The present invention also provides a base buffer for determining a default pull-up current amount and a default pull-down current amount in an output buffer of a semiconductor memory device, and a compensation amount program part configured to program and output a compensation amount and a default pull-down current amount for the default pull-up current amount. And a control unit for generating a pull-up control voltage and a pull-down control voltage according to the output of the compensation amount program unit, a PMOS transistor to which the pull-up control voltage is applied to the gate, and an NMOS transistor to which the pull-down control voltage is applied to the gate. Compensation buffer (compensation buffer) for compensating the pull-up current amount or the pull-down current amount of the basic buffer according to the compensation amount programmed in the negative.
또한 본 발명은 반도체 메모리 장치에 있어서 데이터를 저장하는 메모리 셀어레이와 출력 버퍼를 구비하며, 출력 버퍼는 디폴트 풀업 전류량과 디폴트 풀다운 전류량을 결정하는 기본 버퍼(base buffer)와, 디폴트 풀업 전류량에 대한 보상량과 디폴트 풀다운 전류량을 프로그램하여 출력하는 보상량 프로그램부와, 보상량 프로그램부의 출력에 따라 풀업 제어전압과 풀다운 제어전압을 생성하는 제어부와, 풀업 제어전압이 게이트에 인가되는 PMOS 트랜지스터와, 풀다운 제어전압이 게이트에 인가되는 NMOS 트랜지스터를 포함하므로써 보상량 프로그램부에 프로그램된 보상량에 따라 기본 버퍼의 풀업 전류량 또는 풀다운 전류량을 보상하는 보상 버퍼(compensation buffer)를 구비하는 것을 특징으로 한다.In addition, the present invention includes a memory cell array and an output buffer for storing data in a semiconductor memory device, the output buffer is a base buffer for determining the default pull-up current amount and the default pull-down current amount, and compensation for the default pull-up current amount A compensation amount program unit for programming and outputting the amount and the default pull-down current amount, a control unit for generating a pull-up control voltage and a pull-down control voltage according to the output of the compensation amount program unit, a PMOS transistor to which a pull-up control voltage is applied to the gate, and a pull-down control Comprising a voltage is applied to the gate is characterized in that it comprises a compensation buffer (compensation buffer) for compensating the pull-up current amount or the pull-down current amount of the basic buffer according to the compensation amount programmed in the compensation amount program unit.
또한 본 발명은 반도체 메모리 장치에 있어서 복수개의 출력 버퍼―여기서, 상기 출력 버퍼는 디폴트 버퍼 세기를 결정하는 기본 버퍼(base buffer)와, 상기 기본 버퍼의 버퍼 세기를 보상하는 보상 버퍼를 포함함―와, 출력 버퍼 각각의 기본 버퍼의 버퍼 세기에 대한 보상량을 프로그램하여 출력하는 보상량 프로그램부와, 보상량 프로그램부의 출력에 따라 출력 버퍼 각각에 대한 제어전압을 생성하는 제어부를 구비하며, 출력 버퍼는 제어전압이 게이트에 입력되는 트랜지스터를 포함하므로써 보상량 프로그램부에 프로그램된 보상량에 따라 기본 버퍼의 버퍼 세기를 보상하는 것을 특징으로 한다.The present invention also provides a plurality of output buffers in a semiconductor memory device, wherein the output buffer includes a base buffer for determining a default buffer strength, and a compensation buffer for compensating the buffer strength of the base buffer. And a compensation amount program unit for programming and outputting a compensation amount for the buffer strength of each basic buffer of the output buffer, and a control unit for generating a control voltage for each output buffer according to the output of the compensation amount program unit. Since the control voltage includes a transistor input to the gate, the buffer strength of the basic buffer is compensated according to the compensation amount programmed in the compensation amount program unit.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 또는 신호를 가리킨다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; Like reference numerals in the drawings indicate the same or similar components or signals.
도 1은 본 발명의 일 실시예에 의한 반도체 메모리 장치의 출력 버퍼의 구성도이다. 도 1에 도시되어 있는 바와 같이, 본 발명의 일 실시예에 의한 출력 버퍼는 기본 버퍼(101), 보상 버퍼(103), 보상량 프로그래밍부(105), 제어부(107), 출력단자(109)를 구비하고 있다. 도 1에서 Vref는 제어부(107)를 구동시키기 위한 내부전원이며, Dockb는 출력 버퍼를 인에이블시키는 신호이고, DOBP와 DOBN는 데이터 셀 어레이로부터 판독되는 데이터 출력 신호이다. 또한 bit0_up와 bit1_up와 bit2_up는 풀업 보상량을 특정하기 위하여 풀업 보상량 프로그래밍부(105a)에 프로그래밍되어 풀업 제어부(107a)로 출력되는 신호이고, bit0_down와 bit1_down와 bit2_down는 풀다운 보상량을 특정하기 위하여 풀다운 보상량 프로그래밍부(105b)에 프로그래밍되어 풀다운 제어부(107b)로 출력되는 신호이다.1 is a block diagram of an output buffer of a semiconductor memory device according to an embodiment of the present invention. As shown in FIG. 1, an output buffer according to an embodiment of the present invention includes a basic buffer 101, a compensation buffer 103, a compensation amount programming unit 105, a control unit 107, and an output terminal 109. Equipped with. In FIG. 1, Vref is an internal power source for driving the controller 107, Dockb is a signal for enabling the output buffer, and DOBP and DOBN are data output signals read from the data cell array. In addition, bit0_up, bit1_up, and bit2_up are signals that are programmed in the pull-up compensation amount programming unit 105a and output to the pull-up control unit 107a to specify the pull-up compensation amount. The signal is programmed in the compensation amount programming unit 105b and output to the pull-down control unit 107b.
먼저 기본 버퍼(101)는 도 1에 도시되어 있는 바와 같이 풀업을 위한 PMOS 트랜지스터(M1)와 풀다운을 위한 NMOS 트랜지스터(M2)를 구비하고 있다. 기본 버퍼(101)의 구성에 의해 디폴트 풀업 전류량과 디폴트 풀다운 전류량과 같은 디폴트 버퍼 세기가 결정된다.First, as shown in FIG. 1, the basic buffer 101 includes a PMOS transistor M1 for pullup and an NMOS transistor M2 for pulldown. The configuration of the basic buffer 101 determines the default buffer strength, such as the default pull-up current amount and the default pull-down current amount.
보상 버퍼(103)는 DOBP가 그 게이트에 입력되는 PMOS 트랜지스터(M3)와, 풀업 제어부(107a)로부터 생성된 풀업 제어전압(Vpull-up)이 그 게이트에 입력되는 PMOS 트랜지스터(M4)와, DOBN이 그 게이트에 입력되는 NMOS 트랜지스터(M5)와, 풀다운 제어부(107b)로부터 생성된 풀다운 제어전압(Vpull-down)이 그 게이트에 입력되는 NMOS 트랜지스터(M6)를 구비하고 있다. DOBP에 의해 제어되는 PMOS 트랜지스터(M3)와, DOBN에 의해 제어되는 NMOS 트랜지스터(M6)는 기본 버퍼(101)를 이루는 트랜지스터(M1, M2)에 의한 풀업 전류량과 풀다운 전류량을 보충하는 역할을 한다. PMOS 트랜지스터(M4)는 풀업 제어전압(Vpull-up)에 따라 PMOS 트랜지스터(M1, M3)에 의한 풀업 전류량을 소정의 목적, 즉 스펙에 맞추거나 어플리케이션에 적합하도록 보상한다. 마찬가지로 NMOS 트랜지스터(M5)는 풀다운 제어전압(Vpull-down)에 따라 NMOS 트랜지스터(M2, M5)에 의한 풀다운 전류량을 적절히 보상한다.The compensation buffer 103 includes a PMOS transistor M3 to which DOBP is input to its gate, a PMOS transistor M4 to which a pull-up control voltage Vpull-up generated from the pull-up control unit 107a is input to the gate, and a DOBN. The NMOS transistor M5 input to the gate and the pull-down control voltage Vpull-down generated from the pull-down control unit 107b are provided to the gate. The PMOS transistor M3 controlled by DOBP and the NMOS transistor M6 controlled by DOBN supplement the pull-up current and pull-down current amounts of the transistors M1 and M2 constituting the basic buffer 101. The PMOS transistor M4 compensates the amount of pull-up current by the PMOS transistors M1 and M3 according to a pull-up control voltage Vpull-up to meet a predetermined purpose, that is, a specification or an application. Similarly, the NMOS transistor M5 properly compensates the amount of pulldown currents caused by the NMOS transistors M2 and M5 according to the pull-down control voltage Vpull-down.
풀업 보상량 프로그래밍부(105a)는 기본 버퍼(101)의 풀업 전류량에 대한 보상량을 프로그램하며, 풀업 보상량을 특정하는 신호(bit0_up, bit1_up, bit2_up)를 풀업 제어부(107a)로 출력한다. 풀다운 보상량 프로그래밍부(105b)는 풀다운 전류량에 대한 보상량을 프로그램하며, 풀다운 보상량을 특정하는 신호(bit0_down, bit1_down, bit2_down)를 풀다운 제어부(107b)로 출력한다. 보상량 프로그래밍부(105a, 105b)는 퓨즈 또는 레지스터를 이용하여 구성할 수 있는데, 구체적인 구성은 후술한다.The pull-up compensation amount programming unit 105a programs a compensation amount for the pull-up current amount of the basic buffer 101, and outputs signals (bit0_up, bit1_up, bit2_up) specifying the pullup compensation amount to the pull-up control unit 107a. The pull-down compensation amount programming unit 105b programs a compensation amount for the pull-down current amount, and outputs signals (bit0_down, bit1_down, bit2_down) specifying the pull-down compensation amount to the pull-down control unit 107b. The compensation amount programming units 105a and 105b may be configured using a fuse or a resistor, which will be described later.
풀업 제어부(107a)는 풀업 보상량 프로그래밍부(105a)로부터 입력된 신호(bit0_up, bit1_up, bit2_up)를 이용하여 PMOS 트랜지스터(M4)의 게이트를 제어하기 위한 풀업 제어전압(Vpull-up)을 생성한다. 풀업 제어전압(Vpull-up)은 풀업 보상량 프로그래밍부(105a)로부터 입력된 신호(bit0_up, bit1_up, bit2_up)에 의해 결정되며, 출력단자(109)로부터 출력되는 풀업 전류량을 적절히 제어하는 역할을 한다. 풀다운 제어부(107b)는 풀다운 보상량 프로그래밍부(105b)로부터 입력된 신호(bit0_down, bit1_down, bit2_down)를 이용하여 NMOS 트랜지스터(M5)의 게이트를 제어하기 위한 풀다운 제어전압(Vpull-down)을 생성한다. 풀다운 제어전압(Vpull-down)은 풀다운 보상량 프로그래밍부(105b)로부터 입력된 신호(bit0_down, bit1_down, bit2_down)에 의해 결정되며, 출력단자(109)로부터 출력되는 풀다운 전류량을 적절히 제어하는 역할을 한다.The pull-up control unit 107a generates a pull-up control voltage Vpull-up for controlling the gate of the PMOS transistor M4 using the signals bit0_up, bit1_up, and bit2_up input from the pull-up compensation amount programming unit 105a. . The pull-up control voltage Vpull-up is determined by the signals bit0_up, bit1_up, and bit2_up input from the pull-up compensation amount programming unit 105a, and serves to appropriately control the amount of pull-up current output from the output terminal 109. . The pull-down control unit 107b generates a pull-down control voltage Vpull-down for controlling the gate of the NMOS transistor M5 using the signals bit0_down, bit1_down, and bit2_down input from the pulldown compensation amount programming unit 105b. . The pull-down control voltage Vpull-down is determined by the signals bit0_down, bit1_down, and bit2_down input from the pulldown compensation amount programming unit 105b, and serves to appropriately control the amount of pulldown current output from the output terminal 109. .
이러한 구성에서 보상량 프로그래밍부(105)는 풀업 또는 풀다운 보상량을 특정하기 위하여 프로그래밍 되며, 제어부(107)는 보상량 프로그래밍부(105)로부터 출력되는 신호를 이용하여 제어전압(Vpull-up, Vpull-down)를 생성하고, 이를 트랜지스터(M4, M5)의 게이트를 인가함으로써 버퍼 세기 보상량을 제어한다. 이를 통해 버퍼 세기는 스펙에 더욱 근접하거나, 응용되는 어플리케이션에 맞도록 조절되는 것이 가능하다.In this configuration, the compensation amount programming unit 105 is programmed to specify the pull-up or pull-down compensation amount, and the control unit 107 uses the signal output from the compensation amount programming unit 105 to control voltages Vpull-up and Vpull. -down) and apply the gates of the transistors M4 and M5 to control the buffer strength compensation amount. This allows the buffer strength to be closer to the specification or adjusted to suit the application being applied.
예를 들어 PVT 노이즈에 의해 풀다운 버퍼 세기가 설계치보다 작게 측정되었을 때를 생각해보자. 디폴트 풀다운 전압이 1.2V인 경우, 레이저에 의해 보상량 프로그래밍부(105)를 구성하는 퓨즈를 녹여 보상량 프로그래밍부(105)를 프로그래밍함으로써 풀다운 전압을 0.2V 상승시켜 1.4V로 만들면 풀다운 버퍼 세기는 증가하여 설계치에 근접하게 된다. 다음으로 어플리케이션에 따라 버퍼 세기를 변경하고자 하는 경우에 대해 생각해 보자. 이때는 보상량 프로그래밍부(105)를 구성하는 레지스터를 사용하여 버퍼 세기를 조절하는 정보(bit0, bit1, bit2)를 프로그램할 수 있다. 에스디램(SDRAM)의 경우라면 초기 모드 레지스터 세트(mode register set)시에 버퍼 세기를 결정할 수 있다.For example, consider a pull-down buffer strength measured below the design value by PVT noise. If the default pulldown voltage is 1.2V, the fuse constituting the compensation amount programming section 105 is melted by a laser, and the compensation amount programming section 105 is programmed to raise the pulldown voltage by 0.2V to make 1.4V. It increases and approaches the design value. Next, consider the case where you want to change the buffer strength depending on the application. In this case, information (bit0, bit1, bit2) for adjusting the buffer strength may be programmed by using a register constituting the compensation amount programming unit 105. In the case of SDRAM, the buffer strength may be determined during the initial mode register set.
도 2는 본 발명의 일 실시예에 의한 풀다운용 퓨즈 프로그래밍 블록의 회로도이다. 퓨즈의 개수(n)에 따라 프로그래밍 레벨은 2n 개를 설정할 수 있다. 풀업용 퓨즈 프로그래밍 블록도 동일하게 구성된다. 도 3은 본 발명의 일 실시예에 의한 풀다운용 레지스터 프로그래밍 블록의 블록도이다. 확장 모드 레지스터세트(extended mode register set : 이하, "EMRS"라고 함)으로 레지스터 값을 프로그램함으로써 어플리케이션에 따라 다른 버퍼 세기를 갖게 할 수 있다. 풀업용 레지스터 프로그래밍 블록도 동일하게 구성된다.2 is a circuit diagram of a pull-down fuse programming block according to an embodiment of the present invention. Depending on the number of fuses n, the programming level can be set to 2n. The same holds for the fuse programming block for pullup. 3 is a block diagram of a pull down register programming block according to an embodiment of the present invention. By programming register values into an extended mode register set (hereinafter referred to as "EMRS"), different buffer strengths can be obtained depending on the application. The pull-up register programming block is configured in the same way.
도 4는 본 발명의 일 실시예에 의한 풀다운용 제어부를 구성하는 3개 블록의 회로도이다. 도 4에서 Vref는 MOS 게이트 전압을 발생시키는데 쓰이는 기준전압이고, Dockb는 출력 버퍼를 인에이블시키는 신호로서 "L"일 때 출력버퍼가 동작한다. Dockb를 제어를 위해 사용하는 이유는 모든 출력 버퍼(여기서는 16개)를 하나의 제어 블록으로 제어할 수 있도록 하기 위함이다.4 is a circuit diagram of three blocks constituting a pull-down control unit according to an embodiment of the present invention. In FIG. 4, Vref is a reference voltage used to generate the MOS gate voltage, and Dockb is an output buffer that operates when the output signal is "L" as a signal for enabling the output buffer. The reason for using Dockb for control is to allow all output buffers (16 here) to be controlled by one control block.
도 4에 도시된 제어부는 8개의 트리밍 레벨(trimming level)을 갖는 경우이다. 제어부는 이러한 구성을 통하여 풀다운 보상량 프로그래밍부(105b)로부터의 정보(bit0_down, bit1_down, bit2_down)를 수신하여 보상 버퍼(103) 내의 MOS(M4, M5) 게이트 전압을 결정한다.The control unit illustrated in FIG. 4 has a case of eight trimming levels. The controller determines the MOS (M4, M5) gate voltage in the compensation buffer 103 by receiving the information (bit0_down, bit1_down, bit2_down) from the pull-down compensation amount programming unit 105b.
지금까지 기술된 구성 및 동작은 본 발명을 구체적으로 설명하기 위한 실시예에 관한 것이며, 본 발명의 범위를 한정하려는 것은 아니다. 따라서 당업자들은 지금까지의 구성에 대한 다양한 변형이나 변경이 가능함을 주목하여야 한다. 본 발명의 범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.The configuration and operation described so far are directed to embodiments for describing the present invention in detail, and are not intended to limit the scope of the present invention. Therefore, those skilled in the art should note that various modifications or changes to the configuration up to now are possible. The scope of the invention is defined in principle by the claims that follow.
본 발명을 통하여 PVT 노이즈 등의 영향에도 불구하고 버퍼 세기의 최소-최대 스펙을 좀더 효과적으로 충족시키는 반도체 메모리 장치의 출력 버퍼를 제공하는 것이 가능하다. 또한 어플리케이션에 따라 버퍼 세기를 다양하게 변화시키는 것이 가능한 반도체 메모리 장치의 출력 버퍼를 제공할 수 있는 이점이 있다.Through the present invention, it is possible to provide an output buffer of a semiconductor memory device that more effectively meets the minimum-maximum specification of buffer strength despite the influence of PVT noise and the like. In addition, there is an advantage to provide an output buffer of the semiconductor memory device that can vary the buffer strength in accordance with the application.
Claims (7)
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Applications Claiming Priority (1)
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