KR20030023061A - Hole filling method for PCB - Google Patents
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Abstract
Description
본 발명은 인쇄회로기판에 관한 것으로, 더욱 상세하게는 인쇄회로기판의 회로패턴 층 사이의 전기적 연결을 위한 비어홀의 충진방법에 관한 것이다.The present invention relates to a printed circuit board, and more particularly, to a method of filling via holes for electrical connection between circuit pattern layers of a printed circuit board.
도 1a 및 도 1b에는 종래 기술에 의한 홀형성 및 인접하는 회로패턴 층 사이의 전기적 연결을 수행하는 것을 설명하는 단면도가 도시되어 있다.1A and 1B are cross-sectional views illustrating the hole formation and the electrical connection between adjacent circuit pattern layers according to the prior art.
먼저 도 1a에 도시된 바에 따르면, 기판을 제조하기 위한 모재(1)는 중앙에 절연재(3)가 구비되고 상기 절연재(3)의 상하면에 각각 금속박막층(5)이 구비된다. 상기 금속박막층(5)은 추후에 회로패턴으로 될 부분이다.First, as shown in FIG. 1A, the base material 1 for manufacturing a substrate is provided with an insulating material 3 in the center and a metal thin film layer 5 is provided on the upper and lower surfaces of the insulating material 3, respectively. The metal thin film layer 5 is a part which will be a circuit pattern later.
그리고 상기 상하면에 형성되는 회로패턴을 전기적으로 연결하기 위한 홀(7)이 형성된다. 상기 홀(7)은 상기 회로패턴에 따라 그 크기 및 개수가 결정된다. 이와 같은 홀(7)은 그 형성 위치의 금속박막층(5)을 미리 제거하여 홀윈도우를 형성하고, 드릴이나 레이저를 사용하여 절연층(3)를 제거하여 형성한다. 한편, 상기 홀윈도우를 형성하지 않고 금속박막층(5)과 절연층(3)을 동시에 가공하여 홀(7)을 형성할 수도 있다.A hole 7 for electrically connecting the circuit patterns formed on the upper and lower surfaces is formed. The size and the number of the holes 7 are determined according to the circuit pattern. Such a hole 7 is formed by removing the metal thin film layer 5 at the formation position in advance to form a hole window, and removing the insulating layer 3 using a drill or a laser. On the other hand, the hole 7 may be formed by simultaneously processing the metal thin film layer 5 and the insulating layer 3 without forming the hole window.
한편, 상기 홀(7)을 통해 절연층(3)을 사이에 두고 형성되는 회로패턴을 전기적으로 연결하기 위해 상기 홀(7)의 내부를 포함하는 금속박막층(5) 상에 도금층(9)을 형성하거나 별도의 도전성 페이스트를 충진시켜 상하면의 회로패턴을 전기적으로 연결하게 된다.Meanwhile, the plating layer 9 is disposed on the metal thin film layer 5 including the inside of the hole 7 to electrically connect the circuit pattern formed with the insulating layer 3 therebetween through the hole 7. The upper and lower circuit patterns are electrically connected by forming or filling a separate conductive paste.
다음으로는 상기 도금층(9)과 금속박막층(5)을 선택적으로 제거하여 회로패턴을 형성하게 된다. 그리고 상기와 같은 회로패턴을 다수개의 층으로 형성하기 위해서는 상기 회로패턴 상에 절연층을 형성하고 상기 절연층 상에 금속박막층을 형성하고 위에서와 같은 과정으로 회로패턴을 형성하게 된다.Next, the plating layer 9 and the metal thin film layer 5 are selectively removed to form a circuit pattern. In order to form the circuit pattern as a plurality of layers, an insulating layer is formed on the circuit pattern, a metal thin film layer is formed on the insulating layer, and a circuit pattern is formed in the same manner as described above.
그러나 상기한 바와 종래 기술에서는 다음과 같은 문제점이 있다.However, the above and the related arts have the following problems.
먼저, 상기 홀(7)이 폭에 비해 상대적으로 깊이가 깊은 경우에는 상기 홀(7)의 내측 하부에 도금층(9)이 제대로 형성되지 않는다. 이는 상기 홀(7)의 내부에서는 도금액의 순환이 원활하지 않기 때문이다. 따라서, 절연층(3)의 상하에 형성되는 회로패턴 사이의 전기적 연결이 제대로 이루어지지 않게 되는 문제점이 발생한다.First, when the hole 7 has a relatively deep depth compared to the width, the plating layer 9 may not be properly formed on the inner lower portion of the hole 7. This is because circulation of the plating liquid is not smooth inside the hole 7. Therefore, a problem arises in that electrical connection between circuit patterns formed above and below the insulating layer 3 is not properly made.
이와 같은 문제점을 해결하기 위해서 도금시간을 상대적으로 늘려 상기 홀(7)의 내측 하부 벽면에 형성되는 도금층(9)이 충분히 형성되도록 한다. 하지만 이와 같이 도금시간을 늘리게 되면 상기 금속박막층(5) 상에 형성되는 도금층(9)의 두께가 두꺼워지면서 미세한 회로패턴을 형성할 수 없게 된다.In order to solve this problem, the plating time is relatively increased so that the plating layer 9 formed on the inner lower wall of the hole 7 is sufficiently formed. However, when the plating time is increased in this way, the thickness of the plating layer 9 formed on the metal thin film layer 5 becomes thick, and thus a fine circuit pattern cannot be formed.
그리고 상기 홀(7)이 폭에 비해 상대적으로 깊이가 깊은 경우에는 나중의 공정에서 상기 홀(7)에 솔더레지스트가 제대로 채워지지 않게 되는 현상이 발생하기 도 한다.In addition, when the hole 7 is relatively deep in comparison with the width, a phenomenon may occur in which a solder resist is not properly filled in the hole 7 in a later process.
한편, 상기 홀(7)의 부분은 인쇄회로기판이 완성되었을 때, 상대적으로 강도가 약해 솔더볼 등을 실장할 수 없는 영역으로 되는 문제점도 있다.On the other hand, a portion of the hole 7 also has a problem that when the printed circuit board is completed, the strength is relatively weak, so that the solder ball or the like can not be mounted.
따라서, 본 발명의 목적은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 인쇄회로기판의 비어홀의 내부 하측에 도금층을 형성하여 비어홀의 일부를 충진하도록 하는 것이다.Accordingly, an object of the present invention is to solve the problems of the prior art as described above, and to fill a portion of the via hole by forming a plating layer inside the via hole of the printed circuit board.
본 발명의 다른 목적은 절연층을 사이에 두고 형성되는 회로패턴 사이의 전기적 연결의 신뢰성을 높이면서도 미세회로패턴을 형성할 수 있도록 하는 것이다.Another object of the present invention is to increase the reliability of the electrical connection between the circuit patterns formed with the insulating layer therebetween, and to form a fine circuit pattern.
본 발명의 또 다른 목적은 인쇄회로기판의 비어홀 부분의 강도를 높여주는 것이다.Still another object of the present invention is to increase the strength of the via hole portion of the printed circuit board.
도 1은 종래 기술에 의한 인쇄회로기판의 중요제조공정을 보인 작업상태도.1 is a working state showing the important manufacturing process of the printed circuit board according to the prior art.
도 2는 본 발명에 의한 인쇄회로기판의 비어홀 충진방법의 바람직한 실시예를 순차적으로 보인 작업상태도.2 is a working state diagram showing a preferred embodiment of the via hole filling method of the printed circuit board according to the present invention sequentially.
도 3은 본 발명 실시예에서 충진층을 형성하는 공정을 보인 작업상태도.Figure 3 is a working state showing the process of forming a filling layer in the embodiment of the present invention.
도 4는 본 발명 실시예에서 2장의 모재에 충진층을 형성하는 것을 보인 작업상태도.Figure 4 is a working state showing the filling layer formed on the two base materials in the embodiment of the present invention.
도 5는 본 발명 실시예에서 2장의 다층 인쇄회로기판에 충진층을 형성하는 것을 보인 작업상태도.Figure 5 is a working state showing the filling layer formed on two multi-layer printed circuit board in the embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10: 모재20: 절연층10: base material 20: insulating layer
30,30': 금속박막층32: 홀30,30 ': metal thin film layer 32: hole
34: 충진층40: 도금층34: filling layer 40: plating layer
50: 마스킹부재60: 전원공급원50: masking member 60: power supply source
70: 코어부재72: 절연층70: core member 72: insulating layer
73: 전원공급부80: 프리프레그73: power supply 80: prepreg
100: 인쇄회로기판102: 회로패턴100: printed circuit board 102: circuit pattern
상기한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명은 절연층을 사이에 두고 상하금속박막층이 구비된 모재에 상금속박막층과 절연층을 관통하여 홀을 천공하는 단계와, 상기 홀의 내부에 노출된 상기 하금속박막층에 충진층을 도금공정으로 형성하는 단계와, 상기 충진층이 형성된 홀의 내벽면과 상기 상금속박막층 상에 도금층을 형성하여 절연층을 사이에 둔 상하금속박막층을 도통시키는 단계를 포함하여 구성된다.According to a feature of the present invention for achieving the above object, the present invention comprises the steps of perforating the hole through the upper metal thin film layer and the insulating layer on the base material provided with the upper and lower metal thin film layer between the insulating layer, Forming a filling layer on the lower metal thin film layer exposed to the inside of the hole by a plating process; It is configured to include the step of conducting.
상기 충진층을 형성하기 위한 도금공정은 전해도금이고, 상기 홀의 내부에 노출된 하금속박막층을 제외한 부분은 마스킹부재에 의해 차단됨을 특징으로 한다.The plating process for forming the filling layer is an electroplating, and the part except the lower metal thin film layer exposed inside the hole is blocked by a masking member.
상기 충진층 형성단계에서 상기 충진층이 형성되는 하금속박막에만 전원을 공급한다.In the filling layer forming step, power is supplied only to the lower metal thin film on which the filling layer is formed.
상기 충진층을 형성하기 위한 전해도금공정에서는 절연층의 양면에 상기 모재의 일측 금속박막층과 접촉되는 전원공급부가 구비되는 코어부재를 사용하는데,상기 코어부재의 양면에 상기 모재를 상기 홀이 외부로 노출되게 부착하고, 상기 전원공급부를 통해 상기 충진층이 형성되는 금속박막층으로 전원을 공급한다.In the electroplating process for forming the filling layer, a core member having a power supply unit which is in contact with the metal thin film layer of one side of the base material is used on both sides of the insulating layer, wherein the base material is placed on both sides of the core member to the outside. It is exposed to attach, and supplies power to the metal thin film layer in which the filling layer is formed through the power supply.
상기 코어부재는 절연층의 양면에 전원공급부인 금속박막층이 형성되어 구성되는데, 상기 전원공급부인 금속박막층과 모재의 금속박막층의 사이에는 모재의 가장자리를 둘러 절연재인 프리프레그가 위치되고, 상기 프리프레그의 내측에 해당되는 상기 전원공급부인 금속박막층과 모재의 금속박막층은 진공상태에서 서로 접촉된다.The core member is formed by forming a metal thin film layer as a power supply on both sides of the insulating layer. Between the metal thin film layer as the power supply and the metal thin film layer of the base material, a prepreg, which is an insulating material, is positioned around the edge of the base material, and the prepreg is positioned. The metal thin film layer of the power supply corresponding to the inside of the metal thin film layer of the base material is in contact with each other in a vacuum state.
상기 충진층을 형성하기 위한 전해도금공정에서는 회로패턴이 다층으로 형성된 인쇄회로기판의 일측 외면의 회로패턴이 상기 코어부재의 전원공급부와 접촉되고 다층으로 형성된 인쇄회로기판의 타측 외면으로 개구된 비어홀이 노출되게 될 수 있다.In the electroplating process for forming the filling layer, a via hole in which an outer circuit pattern of one side of a printed circuit board having a multilayered circuit pattern is in contact with the power supply unit of the core member and opened to the other outer surface of the printed circuit board formed of a multilayer is formed. May be exposed.
이와 같은 구성을 가지는 본 발명에 의한 인쇄회로기판의 비어홀 충진방법을 사용하면, 비어홀의 일부가 금속으로 충진되어 비어홀 부분의 인쇄회로기판의 강도가 상대적으로 커지고 비어홀 내벽의 도금이 보다 신속하게 이루어져 인쇄회로기판의 회로패턴을 보다 미세하게 형성할 수 있게 된다.When the via hole filling method of the printed circuit board according to the present invention having such a configuration is used, a portion of the via hole is filled with metal so that the strength of the printed circuit board of the via hole is relatively increased and plating of the inner wall of the via hole is performed more quickly. The circuit pattern of the circuit board can be formed more finely.
이하 상기한 바와 같은 본 발명에 의한 인쇄회로기판의 비어홀 충진방법의 바람직한 실시예를 첨부된 도면을 참고하여 상세하게 설명한다.Hereinafter, a preferred embodiment of the via hole filling method of a printed circuit board according to the present invention as described above will be described in detail with reference to the accompanying drawings.
도 2에는 본 발명 실시예의 비어홀 충진방법이 진행되는 공정이 순차적으로 도시되어 있고, 도 3에는 본 발명 실시예에서 비어홀에 충진층을 형성하는 공정이 도시되어 있다.2 illustrates a process of sequentially filling a via hole filling method according to an exemplary embodiment of the present invention, and FIG. 3 illustrates a process of forming a filling layer in a via hole in an exemplary embodiment of the present invention.
이에 도시된 바에 따르면, 인쇄회로기판을 제작하기 위한 모재(10)는 소정 면적의 절연층(20) 양면에 상하금속박막층(30,30')이 형성되어 있다. 이와 같은 모재(10)의 일 예로서 동장적층판이 있다. 여기서 상기 절연층(20) 양면의 상하금속박막층(30,30')은 나중에 회로패턴으로 되는 부분이다.As shown in the figure, the base metal 10 for manufacturing a printed circuit board has upper and lower metal thin layers 30 and 30 'formed on both sides of the insulating layer 20 having a predetermined area. An example of such a base material 10 is a copper clad laminate. Here, the upper and lower metal thin layers 30 and 30 'on both sides of the insulating layer 20 are part of the circuit pattern.
상기 모재(10)에는 회로패턴을 형성하기 전에 절연층(20) 양면의 상하금속박막층(30,30')(실제로는 회로패턴)을 도통시키기 위한 홀(32)을 천공한다. 상기 홀(32)은 상기 회로패턴에 따라 그 크기 및 개수가 결정된다. 이와 같은 홀(32)은 그 형성 위치의 상금속박막층(30)을 미리 제거하여 홀윈도우를 형성하고, 드릴이나 레이저를 사용하여 절연층(20)를 제거하여 형성한다. 한편, 상기 홀윈도우를 형성하지 않고 상금속박막층(30)과 절연층(20)을 동시에 가공하여 홀(32)을 형성할 수도 있다. 이와 같은 상태가 2a에 도시되어 있다.Before forming the circuit pattern, the base material 10 drills holes 32 for conducting the upper and lower metal thin layers 30 and 30 '(actually, the circuit pattern) on both sides of the insulating layer 20. The size and number of the holes 32 are determined according to the circuit pattern. The hole 32 is formed by removing the upper metal thin film layer 30 at the formation position in advance to form a hole window, and removing the insulating layer 20 using a drill or a laser. On the other hand, the hole 32 may be formed by simultaneously processing the upper metal thin film layer 30 and the insulating layer 20 without forming the hole window. This state is shown in 2a.
다음으로는 상기 홀(32)의 내부에 노출되어 있는 하금속박막층(30') 상에 충진층(34)을 형성한다. 상기 충진층(34)은 도금에 의해 형성되는 금속층으로 상기 상하금속박막층(30,30')과 동일재질로 되는 것이 바람직하다. 이와 같은 충진층(34)의 높이는 충진층(34)이 형성된 상태에서 상기 홀(32)의 깊이보다 폭이 크게 되도록 하는 것이 바람직하다. 이와 같이 충진층(34)이 홀(32)의 내부에 형성된 상태가 도 2b에 도시되어 있다.Next, the filling layer 34 is formed on the lower metal thin film layer 30 ′ exposed to the inside of the hole 32. The filling layer 34 is a metal layer formed by plating and preferably made of the same material as the upper and lower metal thin layers 30 and 30 '. It is preferable that the height of the filling layer 34 is larger than the depth of the hole 32 in the state in which the filling layer 34 is formed. Thus, the filling layer 34 is formed in the hole 32 is shown in Figure 2b.
다음으로는 상기 모재(10) 양면의 금속박막층(30,30')과 상기 홀(32) 내벽에 도금을 수행한다. 이때, 상기 홀(32)의 내벽에 노출된 절연층(20)에 도금층(40)을 형성하기 위해 먼저 무전해도금을 실시한다. 무전해도금에 의해 상기 홀(32)의 절연층(20)에 도금층(40)이 형성되어 상기 상하금속박막층(30,30')이 도통되면, 상기 상하금속박막층(30,30')의 표면과 상기 홀(32)의 내벽에 도금층(40)을 전해도금으로 형성한다. 이와 같이 도금층(40)이 형성된 상태가 도 2c에 도시되어 있다.Next, metal plating layers 30 and 30 'on both sides of the base material 10 and the inner wall of the hole 32 are plated. At this time, electroless plating is first performed to form the plating layer 40 on the insulating layer 20 exposed on the inner wall of the hole 32. When the plating layer 40 is formed in the insulating layer 20 of the hole 32 by electroless plating, and the upper and lower metal thin layers 30 and 30 'are conductive, the surfaces of the upper and lower metal thin layers 30 and 30' are formed. The plating layer 40 is formed on the inner wall of the hole 32 by electroplating. A state in which the plating layer 40 is formed as shown in FIG. 2C is illustrated.
한편, 상기와 같이 도금층(40)이 형성된 후에는, 순차적으로 일반적인 인쇄회로기판을 형성하기 위한 공정을 진행한다. 즉, 상기 도금층(40)과 상하금속박막층(30,30')을 노광 에칭 등의 공정을 통해 회로패턴으로 만드는 등의 공정을 진행한다. 물론 회로패턴 상에 다시 절연층을 형성하고 상기 절연층에 금속박막층을 형성하는 등 다층으로 인쇄회로기판을 만들 수도 있다.On the other hand, after the plating layer 40 is formed as described above, a process for sequentially forming a general printed circuit board is performed. That is, the plating layer 40 and the upper and lower metal thin film layers 30 and 30 'are processed into a circuit pattern through a process such as exposure etching. Of course, the printed circuit board may be made of a multilayer by forming an insulating layer on the circuit pattern and forming a metal thin film layer on the insulating layer.
여기서 도 3을 참고하여 상기 충진층(34)을 형성하는 것을 설명한다. 먼저 절연층(20)의 양면에 금속박막층(30,30')이 형성된 모재의 경우에는 일측의 하금속박막층(30')의 표면에 마스킹부재(50)를 부착한다. 상기 마스킹부재(50)는 상기 하금속박막층(30')에 도금이 이루어지는 것을 방지한다.Here, the formation of the filling layer 34 will be described with reference to FIG. 3. First, in the case of the base material having the metal thin film layers 30 and 30 'formed on both surfaces of the insulating layer 20, the masking member 50 is attached to the surface of the lower metal thin film layer 30' on one side. The masking member 50 prevents plating on the lower metal thin film layer 30 '.
그리고 상기 하금속박막층(30'), 즉 상기 홀(32)의 내부에 그 일면이 노출된 하금속박막층(30')에 전원공급원(60)을 연결한다. 이와 같은 상태에서 상기 모재(10)를 도금 용액에 담금후 상기 전원공급원(60)을 통해 전류를 상기 하금속박막층(30')에 제공하면, 상기 마스킹부재(50)에 의해 차폐된 하금속박막층(30')의 영역과 전원이 공급되지 않는 상기 상금속박막층(30)에는 도금이 수행되지 않고, 하금속박막층(30')에만 도금이 이루어진다.The power supply source 60 is connected to the lower metal thin film layer 30 ′, that is, the lower metal thin film layer 30 ′ whose one surface is exposed inside the hole 32. In this state, when the base material 10 is immersed in the plating solution and the current is supplied to the lower metal thin film layer 30 ′ through the power supply source 60, the lower metal thin film layer shielded by the masking member 50. Plating is not performed on the upper metal thin film layer 30 to which the region of 30 'and power are not supplied, and plating is performed only on the lower metal thin film layer 30'.
도시된 실시예에서는 상기 홀(32)의 내부에 노출된 하금속박막층(30')의 부분에만 도금이 수행되어 도금층이 적층되어 충진층(34)이 형성된다. 이와 같이홀(32)의 내부에 충진층(34)이 형성되도록 하기 위해서는 물론 전해도금을 수행하여야 하고, 이와 같은 과정은 도금쳄버 내에서 이루진다.In the illustrated embodiment, plating is performed only on a portion of the lower metal thin film layer 30 ′ exposed to the inside of the hole 32 so that the plating layers are stacked to form the filling layer 34. As such, in order to form the filling layer 34 in the hole 32, electroplating should be performed. Such a process is performed in the plating chamber.
한편, 상기 마스킹부재(50)를 사용하지 않고 한번에 2장의 모재(10)에 충진층(34)을 형성하는 것이 도 4에 도시되어 있다. 이에 도시된 바에 따르면, 모재(10)가 코어부재(70)의 양면에 부착되어 도금이 진행된다.On the other hand, it is shown in Figure 4 to form the filling layer 34 on the two base material 10 at a time without using the masking member 50. According to this, the base material 10 is attached to both sides of the core member 70, the plating proceeds.
상기 코어부재(70)는 절연층(72)의 양면에 전원공급부(73)가 형성된 것으로, 상기 전원공급부(73)는 전원이 통하는 재질로 형성된다. 실제로 상기 코어부재(70)로는 동작적층판을 사용할 수 있다. 따라서 상기 전원공급부(73)는 일종의 금속박막층이다.The core member 70 is formed with a power supply 73 on both sides of the insulating layer 72, the power supply 73 is formed of a material through which power. In practice, the core member 70 may be a working laminated plate. Therefore, the power supply 73 is a kind of metal thin film layer.
이와 같은 코어부재(70) 양면의 전원공급부(73)에는 모재(10)가 각각 부착된다. 이때 모재(10)의 부착은 프리프레그(80)를 사용한다. 즉 상기 모재(10)와 코어부재(70)의 가장자리를 둘러서 프리프레그(80)를 위치시켜 모재(10)와 코어부재(70)를 서로 접착시킨다. 접착시에 상기 모재(10)가 상하면에 적층된 코어부재에 진공분위기를 조성하면, 상기 프리프레그(80)의 내측에 해당되는 상기 모재(10)의 하금속박막층(30')과 코어부재(70)의 전원공급부(73)가 서로 밀착된 상태로 접촉되어 전원이 금속박막층(30')으로 공급되게 된다. 모재(10)와 코어부재(70)의 내부가 밀착 접촉된 상태는 가장자리의 프리프레그(80)가 내부를 외부공기와의 접촉이 차단되도록 하므로 상온에서도 유지된다.The base 10 is attached to the power supply 73 on both sides of the core member 70 as described above. At this time, the attachment of the base material 10 uses a prepreg 80. That is, the prepreg 80 is positioned around the edges of the base material 10 and the core member 70 to bond the base material 10 and the core member 70 to each other. When the base material 10 forms a vacuum atmosphere in the core member laminated on the upper and lower surfaces during adhesion, the lower metal thin film layer 30 ′ of the base material 10 corresponding to the inside of the prepreg 80 and the core member ( The power supply 73 of the 70 is in close contact with each other so that power is supplied to the metal thin film layer 30 '. The state in which the inside of the base material 10 and the core member 70 is in close contact is maintained at room temperature because the prepreg 80 of the edge is blocked from contacting the outside air.
상기와 같은 상태로 도금쳄버내에 코어부재(70)의 양면에 부착된 모재(10)를 투입하고, 전원공급원(60)에서 상기 전원공급부(73)를 통해 상기하금속박막층(30')들에 전원을 공급하면 도금액에 노출되고 전원이 공급되는 상기 홀(32) 내부의 하금속박막층(30')들에만 도금이 적층형성되어 충진층(34)이 형성된다.In the above state, the base material 10 attached to both surfaces of the core member 70 is introduced into the plating chamber, and from the power supply source 60 to the lower metal thin film layers 30 'through the power supply 73. When the power is supplied, plating is formed only on the lower metal thin film layers 30 ′ in the hole 32 exposed to the plating solution and the power is supplied, thereby forming the filling layer 34.
다음으로 도 5에는 다층으로 형성된 인쇄회로기판(100) 2장을 코어부재(70)의 양면에 부착하고 전원공급원(60)에서 전원을 공급하여 홀(32)의 내부에 충진층(34)을 형성하는 것이 도시되어 있다.Next, in FIG. 5, two printed circuit boards 100 formed in multiple layers are attached to both surfaces of the core member 70, and power is supplied from the power supply source 60 to fill the filling layer 34 in the hole 32. Forming is shown.
이에서는 상기 인쇄회로기판(100)의 일면에 형성된 회로패턴(102)이 코어부재(70)의 전원공급부(73)와 접촉되어 전원을 공급받고, 각각의 회로패턴(102) 층의 연결을 통해 최외면으로 노출된 홀(32)의 내부에 충진층(34)이 형성된다.In this case, the circuit pattern 102 formed on one surface of the printed circuit board 100 is in contact with the power supply unit 73 of the core member 70 to receive power, and is connected to each circuit pattern 102 layer. The filling layer 34 is formed in the hole 32 exposed to the outermost surface.
이하 상기한 바와 같은 구성을 가지는 본 발명에 의한 인쇄회로기판의 비어홀 충진방법의 작용을 설명하기로 한다.Hereinafter, the operation of the via hole filling method of the printed circuit board according to the present invention having the configuration as described above will be described.
본 발명에서는 블라인드 비어홀(32)의 내부에 소정 높이로 충진층(34)을 형성하여, 상기 충진층(34)이 형성된 상태의 홀(32)이 그 깊이에 비해 폭이 크게 되도록 한다.In the present invention, the filling layer 34 is formed at a predetermined height inside the blind via hole 32 so that the hole 32 in the state where the filling layer 34 is formed has a larger width than the depth thereof.
이와 같이 홀(32)에 충진층(34)을 형성함에 의해 홀(23) 내부에 절연층(20) 상하의 금속박막층(30,30')을 전기적으로 연결하기 위한 도금작업을 보다 신속하게 수행할 수 있게 된다. 이는 상기 도금작업시, 특히 전해도금작업시에 상기 상하금속박막층(30,30')의 표면 상에 형성되는 도금층(40)의 두께를 얇게 할 수 있다는 것을 의미한다.By forming the filling layer 34 in the hole 32 as described above, the plating operation for electrically connecting the metal thin layers 30 and 30 'above and below the insulating layer 20 in the hole 23 can be performed more quickly. It becomes possible. This means that the thickness of the plating layer 40 formed on the surface of the upper and lower metal thin film layers 30 and 30 'during the plating operation, in particular during the electroplating operation, can be reduced.
따라서 상기 상하금속박막층(30,30')과 도금층(40)을 노광과 에칭 등의 공정을 통해 선택적으로 제거하여 회로패턴으로 형성함에 있어, 상기 회로패턴이 보다 미세하게 형성될 수 있게 된다.Therefore, when the upper and lower metal thin film layers 30 and 30 'and the plating layer 40 are selectively removed through a process such as exposure and etching, the circuit pattern can be formed more finely.
그리고 상기 충진층(34)은 상기 홀(32) 부분을 보강하는 역할을 하게 된다. 즉, 상기 하금속박막층(30') 상에 금속재질의 충진층(34)이 형성됨에 의해 홀(32) 근처의 강도가 높아진다. 따라서, 예를 들어 솔더볼(도시되지 않음) 등을 상기 홀(32)과 대응되는 위치에 장착하더라도 그 장착상태가 견고하게 될 수 있다.In addition, the filling layer 34 serves to reinforce the portion of the hole 32. That is, since the metal filling layer 34 is formed on the lower metal thin film layer 30 ′, the strength near the hole 32 is increased. Therefore, even if a solder ball (not shown) or the like is mounted at a position corresponding to the hole 32, the mounting state can be made firm.
또한 본 발명에서와 같이 홀(32)의 내부에 충진층(34)을 형성함에 의해 홀(32)의 깊이가 얕아지게 되면, 이후의 도금 및 솔더마스크 등의 공정을 보다 정확하게 수행할 수 있게 된다.In addition, when the depth of the hole 32 becomes shallow by forming the filling layer 34 inside the hole 32 as in the present invention, it is possible to more accurately perform subsequent processes such as plating and solder mask. .
위에서 상세히 설명한 바와 같은 본 발명에 의한 인쇄회로기판의 비어홀 충진방법에서는 비어홀의 내부로 노출된 금속박막층에 도금층인 충진층을 형성하였다. 이와 같이 충진층을 형성함에 의해 상기 절연층을 사이에 둔 금속박막층의 도통을 위한 도금작업이 신속하게 이루어져 회로패턴을 보다 미세하게 형성할 수 있게 된다. 따라서 인쇄회로기판의 실장밀도를 높일 수 있어 인쇄회로기판의 소형화를 이룰 수 있게 된다.In the via hole filling method of the printed circuit board according to the present invention as described in detail above, a fill layer, which is a plating layer, is formed on the metal thin film layer exposed to the inside of the via hole. By forming the filling layer as described above, a plating operation for conduction of the metal thin film layer having the insulating layer interposed therebetween can be quickly performed to form a circuit pattern more finely. Therefore, the mounting density of the printed circuit board can be increased, thereby miniaturizing the printed circuit board.
그리고 홀의 내부의 금속재질의 충진층이 형성되고, 상기 충진층이 일종의 보강역할을 하므로 인쇄회로기판 상에 솔더볼이나 부품을 실장하는 위치가 제한되지 않는다. 따라서 인쇄회로기판의 설계자유도가 높아지는 효과를 얻을 수 있다.In addition, since a metal filling layer is formed inside the hole, and the filling layer plays a kind of reinforcing role, a position for mounting a solder ball or a component on a printed circuit board is not limited. Therefore, the design freedom of the printed circuit board can be obtained.
한편, 홀의 깊이가 상대적으로 얕아지므로, 이후의 공정을 보다 정확하게 수행할 수 있게 되므로 완성된 인쇄회로기판의 신뢰성이 높아지는 효과도 기대할 수 있다.On the other hand, since the depth of the hole is relatively shallow, it is possible to perform the subsequent process more accurately, it is also possible to expect the effect of increasing the reliability of the finished printed circuit board.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0055978A KR100432725B1 (en) | 2001-09-11 | 2001-09-11 | Hole filling method for PCB |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0055978A KR100432725B1 (en) | 2001-09-11 | 2001-09-11 | Hole filling method for PCB |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030023061A true KR20030023061A (en) | 2003-03-19 |
| KR100432725B1 KR100432725B1 (en) | 2004-05-24 |
Family
ID=27723596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0055978A KR100432725B1 (en) | 2001-09-11 | 2001-09-11 | Hole filling method for PCB |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100432725B1 (en) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03159298A (en) * | 1989-11-17 | 1991-07-09 | Fujitsu Ltd | Formation of via in multilayer board |
| JPH0496254A (en) * | 1990-08-03 | 1992-03-27 | Fujitsu Ltd | Thin film multi-layered circuit board an manufacture thereof |
| JPH05327224A (en) * | 1992-05-22 | 1993-12-10 | Dainippon Printing Co Ltd | Manufacture of multilayer wiring board and multi-layer wiring board manufactured by the manufacture |
| JP2736042B2 (en) * | 1995-12-12 | 1998-04-02 | 山一電機株式会社 | Circuit board |
| KR100222752B1 (en) * | 1996-06-27 | 1999-10-01 | 이형도 | Fabrication method of laminate pcb using laser |
| KR100294157B1 (en) * | 1998-10-13 | 2001-11-22 | 김정식 | Manufacturing method for interconnecting multilayer circuit board |
| KR20000039153A (en) * | 1998-12-11 | 2000-07-05 | 이형도 | Method for manufacturing printed circuit board |
-
2001
- 2001-09-11 KR KR10-2001-0055978A patent/KR100432725B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100432725B1 (en) | 2004-05-24 |
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