KR20030020304A - Insitu diffusion barrier and copper metallization for improving reliability of semiconductor devices - Google Patents
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Abstract
본 발명에 따라 반도체 디바이스에 대하여 금속화를 형성하는 방법은 유전체 층(104)에 트렌치(107)를 형성하는 단계, 트렌치에 단일층의 확산 장벽(116)을 증착하는 단계, 에어-브레이크(air-brake) 없이, 확산 장벽의 표면 상에 금속의 시드층(seed layer:118)을 증착하는 단계를 포함한다. 다음에, 트렌치는 금속(120)으로 충진된다. 금속은 확산 장벽에 부착하는 시드층에 접착하여 반도체 디바이스에 결함을 감소시킬 뿐만 아니라 전기적 특성에 있어서도 많은 향상을 제공하게 된다.A method of forming metallization for a semiconductor device in accordance with the present invention includes forming a trench 107 in a dielectric layer 104, depositing a single layer of diffusion barrier 116 in the trench, air-brake depositing a seed layer of metal 118 on the surface of the diffusion barrier, without brake. Next, the trench is filled with metal 120. The metal adheres to the seed layer that adheres to the diffusion barrier, which not only reduces defects in the semiconductor device but also provides many improvements in electrical properties.
Description
반도체 디바이스는 전자 디바이스를 연결하기 위해 금속 층을 채용한다. 반도체용의 금속 층은 유전체 층을 사용함으로써 다른 금속 라인 및 층과 전기적으로 분리된다. 일 예에서, 반도체 디바이스 상에 유전체 층이 증착된 다음 패터닝되어 그 안에 트렌치 또는 홀을 형성한다. 트렌치 또는 홀은 다음에 금속으로 충진되어 다양한 전기적 컴포넌트에 동일한 레벨을 접속하거나 상호레벨로 접속한다.The semiconductor device employs a metal layer to connect the electronic device. The metal layer for the semiconductor is electrically separated from other metal lines and layers by using a dielectric layer. In one example, a dielectric layer is deposited on a semiconductor device and then patterned to form trenches or holes therein. The trench or hole is then filled with metal to connect the same level or interconnection to various electrical components.
그러한 트렌치에 형성된 금속 라인은 전형적으로 알루미늄을 포함한다. 많은 응용예에서 알루미늄이면 충분하지만, 구리와 같은 다른 재료가 더 높은 도전율을 제공한다. 더우기, 논리 응용예에서, 알루미늄은 특히 더 작은 그라운드룰(groundrule) 설계에서 적당하지 않을 수 있다.Metal lines formed in such trenches typically include aluminum. Aluminum is sufficient for many applications, but other materials, such as copper, provide higher conductivity. Moreover, in logic applications, aluminum may not be particularly suitable for smaller groundrule designs.
도전율이 보다 높으면 보다 작은 라인폭을 갖는 반도체 디바이스에서 특히 유용하다. 라인폭이 감소함에 따라, 저항이 증가하게 된다. 보다 높은 도전율을 갖는, 구리와 같은, 재료를 제공하게 되면 이러한 것을 보상할 수 있다.Higher conductivity is particularly useful in semiconductor devices with smaller line widths. As the line width decreases, the resistance increases. Providing a material, such as copper, with a higher conductivity can compensate for this.
그러나, 구리는 몇가지 결점이 있다. 구리를 분리하기 위해 사용되는 유전체 층은 종종 산화물, 예를 들면, 실리콘 산화물을 포함한다. 구리의 전기적 특성은 산화될 때 상당히 저하된다. 특히 더 작은 라인폭에 대하여 유전체 층과 구리 사이에 채용되는 확산 장벽은 트렌치에 있는 구리의 단면 영역을 감소시키는데, 이것은 확상 장벽 층이 공간을 차지하기 때문이다. 이것은 주어진 라인폭에 대하여 금속 라인의 저항을 증가시킨다.However, copper has some drawbacks. Dielectric layers used to separate copper often include oxides, such as silicon oxide. The electrical properties of copper deteriorate significantly when oxidized. Especially for smaller line widths, the diffusion barrier employed between the dielectric layer and copper reduces the cross-sectional area of copper in the trench, since the expansion barrier layer occupies space. This increases the resistance of the metal line for a given line width.
따라서, 구리와 관련된 결점이 없는 구리 금속화을 채용하는 방법의 필요성이 대두된다. 더우기, 장벽 확산 층의 두께를 감소하여 보다 많은 양의 금속을 금속 라인에 넣을 수 있게할 필요성이 존재한다.Thus, there is a need for a method of employing copper metallization without defects associated with copper. Moreover, there is a need to reduce the thickness of the barrier diffusion layer so that more metal can be put into the metal line.
본 발명은 반도체 제조에 관한 것으로, 더 상세하게는, 반도체 디바이스 내에 구리 금속화(metallizations)를 사용하면서도 결함을 줄이는 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor manufacturing, and more particularly, to a method of reducing defects while using copper metallizations in semiconductor devices.
본 발명은 도면을 참조하여 이어지는 바람직한 실시예를 들어 상세히 설명된다.The invention is described in detail with reference to the preferred embodiments which follow, with reference to the drawings.
도 1은 본 발명을 지원하기 위한 유전체 층에 형성된 듀얼 다마신 트렌치의 단면도이다.1 is a cross-sectional view of a dual damascene trench formed in a dielectric layer to support the present invention.
도 2는 본 발명을 지원하기 위한 유전체 층에 형성된 비아, 트렌치 또는 단일 다마신 구조의 단면도이다.2 is a cross-sectional view of a via, trench or single damascene structure formed in a dielectric layer to support the present invention.
도 3은 본 발명에 따라 그 안에 형성된 단일 층 확산 장벽을 구비하는 도 1의 듀얼 다마신 트렌치의 단면도이다.3 is a cross-sectional view of the dual damascene trench of FIG. 1 with a single layer diffusion barrier formed therein in accordance with the present invention.
도 4는 본 발명에 따라 그 안에 형성되는 단일 층 확산 장벽을 구비하는 도2의 트렌치의 단면도이다.4 is a cross-sectional view of the trench of FIG. 2 with a single layer diffusion barrier formed therein in accordance with the present invention.
도 5는 본 발명에 따라 확산 장벽 위에 형성되는 금속의 인시츄 시드(seed) 층을 구비한 듀얼 다마신 트렌치의 단면도이다.5 is a cross-sectional view of a dual damascene trench with an in situ seed layer of metal formed over a diffusion barrier in accordance with the present invention.
도 6은 본 발명에 따라 확산 장벽 위에 형성되는 금속의 인시츄 시드층을 구비하는 도 4의 트렌치의 단면도이다.6 is a cross-sectional view of the trench of FIG. 4 with an in situ seed layer of metal formed over the diffusion barrier in accordance with the present invention.
도 7은 본 발명에 따라 금속으로 충진된 도 5의 듀얼 다마신 트렌치의 단면도이다.7 is a cross-sectional view of the dual damascene trench of FIG. 5 filled with a metal in accordance with the present invention.
도 8은 본 발명에 따라 금속으로 충진된 도 6의 트렌치의 단면도이다.8 is a cross-sectional view of the trench of FIG. 6 filled with metal in accordance with the present invention.
도 9는 본 발명에 따라 단일 단계 연마 공정으로 유전체 층이 아래로 평탄화된 도 7의 듀얼 다마신 트렌치의 단면도이다.9 is a cross-sectional view of the dual damascene trench of FIG. 7 with the dielectric layer planarized down in a single step polishing process in accordance with the present invention.
도 10은 본 발명에 따라 단일 단계 연마 공정으로 유전체 층이 아래로 평탄화된 도 8의 트렌치의 단면도이다.10 is a cross-sectional view of the trench of FIG. 8 with the dielectric layer planarized down in a single step polishing process in accordance with the present invention.
본 발명에 따라, 반도체 디바이스에 대한 금속화를 형성하는 방법은 유전체 층에 트렌치를 형성하는 단계, 트렌치에 단일층의 확산 장벽을 증착하는 단계 및 에어-브레이크(air-brake) 없이, 확산 장벽의 표면 상에 금속의 시드층(seed layer)을 증착하는 단계를 포함한다. 다음에, 트렌치에 금속이 충진된다. 금속은 확산 장벽에 접착하는 시드층에 접착하여 반도체 디바이스에의 결함을 감소시킬 뿐만 아니라 전기적 특성에 있어서도 많은 향상을 제공하게 된다. 과거에, 금속(예를 들면, 구리) 증착 전에 에어-브레이크 없이 화학 기상 장벽 증착을 수행하는 것을 불가능했다. 본 발명은 이러한 에어-브레이크를 피하고, 다른 것들 중에서, 부착 문제에 기인한 문제를 극복할 수 있다.According to the present invention, a method of forming a metallization for a semiconductor device includes forming a trench in a dielectric layer, depositing a single layer of diffusion barrier in the trench and without air-brake. Depositing a seed layer of metal on the surface. Next, the trench is filled with metal. The metal adheres to the seed layer, which adheres to the diffusion barrier, thereby reducing defects in the semiconductor device as well as providing many improvements in electrical properties. In the past, it was not possible to perform chemical vapor barrier deposition without air-break before metal (eg copper) deposition. The present invention avoids such air-breaks and, among others, can overcome the problems due to the adhesion problem.
반도체 디바이스에 대하여 금속화를 형성하는 또 다른 방법은 유전체에 트렌치를 형성하는 단계, 트렌치에 단일층의 확산 장벽을 증착하는 단계, 에어-브레이크 없이, 확산 장벽의 표면 상에 금속의 시드층을 증착하는 단계, 트렌치를 금속으로 충진하는 단계, 단일의 연마 단계에서 상기 유전체 층 아래로 상부 표면을 평탄화하여 금속과 확산 장벽을 제거하는 단계를 포함한다.Another method of forming metallization for semiconductor devices includes forming a trench in a dielectric, depositing a single layer of diffusion barrier in the trench, and depositing a seed layer of metal on the surface of the diffusion barrier, without air-breaking. And filling the trench with metal, and planarizing the top surface underneath the dielectric layer in a single polishing step to remove the metal and diffusion barrier.
반도체 디바이스에 대한 구리 금속화를 형성하는 또 다른 방법은 산화물을 포함하는 유전체 층에 트렌치를 형성하는 단계, 트렌치에 Ti 또는 TiN을 포함하는 단일층의 확산 장벽을 화학 기상 증착하는 단계, 단일층의 확산 장벽을 화학 기상 증착한 후에 에어-브레이크 없이, 확산 장벽의 표면 상에 구리의 시드층을 화학 기상 증착하는 단계 및 트렌치를 구리로 충진하는 단계를 포함한다.Another method of forming copper metallization for semiconductor devices includes forming a trench in a dielectric layer comprising an oxide, chemical vapor deposition of a single layer diffusion barrier comprising Ti or TiN in the trench, Chemical vapor deposition of a seed layer of copper on the surface of the diffusion barrier and filling the trench with copper, without air-break after chemical vapor deposition of the diffusion barrier.
다른 방법에서, 에어-브레이크 없이 시드층을 증착하는 단계는 바람직하게 에어-브레이크 없이 확산 장벽의 표면상에 금속의 시드층을 화학 기상 증착하는 단계를 포함한다. 트렌치에 단일층의 확산 장벽을 증착하는 단계 및 에어-브레이크 없이 금속의 시드층을 증착하는 단계는 동일한 공정 챔버에서 수행된다. 시드층 및 금속은 바람직하게 구리를 포함한다. 트렌치는 듀얼 다마신(dual damascene) 트렌치를 포함할 수 있다. 확산 장벽은 Ti, TiN, WN 또는 TaN중 하나를 포함할 수 있다. 확산 장벽은 바람직하게 5 nm 이하이다. 트렌치를 금속으로 충진하는 단계는 트렌치를 금속으로 충진하기 위해 금속을 전기도금(electroplating)하는 단계를 포함할 수 있다. 단일층의 확산 장벽을 증착하는 단계는 확산 장벽을 화학 기상 증착하는 단계를 포함할 수 있다. 에어-브레이크 없이, 시드층을 증착하는 단계는 에어-브레이크 없이, 확산 장벽의 표면 상에 금속의 시드층을 이온화(ionized) 스퍼터링하는 단계를 포함할 수 있다. 트렌치를 금속으로 충진하는 단계는 트렌치를 금속으로 충진하기 위해 스퍼터링하는 단계를 포함할 수 있다.In another method, depositing the seed layer without air-break preferably includes chemical vapor deposition of a seed layer of metal on the surface of the diffusion barrier without air-break. Depositing a single layer of diffusion barrier in the trench and depositing a seed layer of metal without air-break are performed in the same process chamber. The seed layer and the metal preferably comprise copper. The trench may include a dual damascene trench. The diffusion barrier may comprise one of Ti, TiN, WN or TaN. The diffusion barrier is preferably 5 nm or less. Filling the trench with metal may include electroplating the metal to fill the trench with metal. Depositing a single layer of diffusion barrier can include chemical vapor deposition of the diffusion barrier. Without air-break, depositing the seed layer may include ionizing sputtering a seed layer of metal on the surface of the diffusion barrier, without air-break. Filling the trench with metal may comprise sputtering to fill the trench with metal.
본 발명의 전술한 목적, 특징 및 잇점은 첨부된 도면을 참조하여 예시적인 실시예를 상세히 설명함으로써 명백해질 것이다.The above objects, features and advantages of the present invention will become apparent from the following detailed description of exemplary embodiments with reference to the accompanying drawings.
본 발명은 반도체 제조 공정에 관한 것으로, 더 상세하게는 반도체 디바이스 내에 구리 금속화을 채용하면서도 결함을 줄일 수 있는 방법에 관한 것이다. 반도체 디바이스에 구리 금속화를 사용하고자 하는 발명자들의 시도에는 구리 금속화 계획에 대하여 정합(conformal)의 화학 기상 증착(CVD)법으로 증착된 TiN 확산 장벽을 사용하는 것이 포함되었다. 확산 장벽은 또한, 예를 들면, TaN, WN등과 같은 다른 CVD 재료를 포함할 수 있다. TiN과 Cu 시드층 사이에, 예를 들면, Ta 또는TaN같은 추가적인 층을 구비하는 것이 필요했다. 이것은 트렌치에 있는 추가적인 층의 영역 제한에 기인하여 치수를 축소하면서 중요한 문제점을 일으키는 것이 발견되었다. 추가층은 Cu의 유효한 전류 운반 단면을 감소시켰다.TECHNICAL FIELD The present invention relates to a semiconductor manufacturing process, and more particularly, to a method capable of reducing defects while employing copper metallization in a semiconductor device. Inventors' attempts to use copper metallization in semiconductor devices have included the use of TiN diffusion barriers deposited by conformal chemical vapor deposition (CVD) methods for copper metallization schemes. The diffusion barrier can also include other CVD materials such as, for example, TaN, WN, and the like. It was necessary to have an additional layer, for example Ta or TaN, between the TiN and Cu seed layers. This has been found to cause significant problems in shrinking dimensions due to the area limitations of additional layers in the trench. The additional layer reduced the effective current carrying cross section of Cu.
본 발명자는 놀라운 결과를 갖는 반도체 디바이스에 대한 금속화를 채용하는 새로운 방법을 발견했다. 공기-브레이크 없이 화학 기상 증착(CVD)을 실행하여, 예를 들면, 티타늄 질화물(TiN) 장벽과 같은 확산 장벽을 증착하는 인시츄 증착공정을 사용함으로써, 이러한 증착 후에, 확산 장벽에 우수한 접착력을 가지면서 금속에 대한 시드층이 증착될 수 있다. 이것은 전자이동 또는 다른 메카니즘에 기인한 결함을 감소시키면서도 체인 저항 및 컨택 저항에 있어서 우수한 결과를 가져온다. 확산 장벽이 정합적으로 형성됨에 따라, 얇은 확산 장벽이 제공되고 금속시드층이 확산 기상 증착법으로 증착된 확산 장벽 상에 바람직하게 직접적으로 증착될 수 있다. 공기-브레이크 없이 인시츄 CVD TiN에 의해, 향상된 금속 스택 증착 및 평탄화 제거가 이루어진다. CVD 층과 시드층 사이를 양호하게 접착하기 위해 추가의 두개의 층(bi-layer)이 필요없게 된다.The inventors have discovered a new method of employing metallization for semiconductor devices with surprising results. After such deposition, a chemical vapor deposition (CVD) is performed without air-break, for example, by using an in-situ deposition process that deposits a diffusion barrier, such as a titanium nitride (TiN) barrier, to have good adhesion to the diffusion barrier. While a seed layer for the metal may be deposited. This results in excellent results in chain resistance and contact resistance while reducing defects due to electromigration or other mechanisms. As the diffusion barrier is formed consistently, a thin diffusion barrier is provided and the metal seed layer can preferably be deposited directly on the diffusion barrier deposited by diffusion vapor deposition. By in situ CVD TiN without air-break, improved metal stack deposition and planarization removal are achieved. An additional two layers (bi-layer) are not needed to achieve good adhesion between the CVD layer and the seed layer.
동일한 참조번호는 몇개의 도면에 걸쳐 유사하거나 동일한 구성요소를 나타내는데, 우선 도 1을 참조하면, 부분적으로 제조된 반도체 디바이스(100)의 단면도가 도시되어 있다. 디바이스(100)는 메모리 디바이스, 논리 디바이스 또는 그 두개의 조합을 포함할 수 있다. 디바이스(100)는 금속 라인을 채용하는 주문형(application specific) 디바이스 또는 임의의 다른 반도체 디바이스를 포함할 수 있다.Like reference numerals refer to similar or identical components throughout the several views. Referring first to FIG. 1, a cross-sectional view of a partially fabricated semiconductor device 100 is shown. The device 100 may include a memory device, a logic device, or a combination of the two. Device 100 may include an application specific device or any other semiconductor device employing a metal line.
타겟 층(102)은 기판에 형성된 확산 영역 및/또는 컨택, 금속 라인과 같은 도전성 재료를 포함한다. 유전체 층(104)은 타겟층(102) 위에 형성된다. 유전체 층(104)은 실리콘 이산화물과 같은 산화물 또는 실리케이트 유리를 포함할 수 있다. 또한, 다른 유전체 재료가 사용될 수 있다. 이 경우에, 유전체 층(104)이 패터닝되어 듀얼 다마신 구조를 형성한다. 듀얼 다마신 구조는 타겟층(102)으로 뻗어있는 비아 또는 홀(106) 및 본 도면의 평면으로 그리고/또는 밖으로 뻗어있는 트렌치를 포함한다. 트렌치(108)를 패터닝하기 위한 리지스트 층(112)이 도시되어 있다. 비아(106)는 오픈(open) 비아(106)를 에칭하기 위해 패터닝되는 상이한 리지스트 층(도시생략)을 사용하여 트렌치(108)에 앞서 비아(106)가 형성될 수 있다.Target layer 102 includes a conductive material, such as a metal line, and a diffusion region and / or contact formed in the substrate. Dielectric layer 104 is formed over target layer 102. Dielectric layer 104 may comprise an oxide or silicate glass, such as silicon dioxide. In addition, other dielectric materials may be used. In this case, dielectric layer 104 is patterned to form a dual damascene structure. The dual damascene structure includes vias or holes 106 that extend into the target layer 102 and trenches that extend in and / or out of the plane of this figure. A resist layer 112 is shown for patterning the trench 108. Via 106 may be formed prior to trench 108 using a different resist layer (not shown) patterned to etch open via 106.
도 2를 참조하면, 유전체 층(104)은 비아, 컨택 홀 또는 단일 다마신 구조를 포함할 수 있는 홀(107)을 에칭하기 위해 리지스트 층(107)을 에칭하기 위해 리지스트 층(114)을 사용하여 유전체 층(104)이 또한 패터닝될 수 있다. 도 1과 도 2에 도시된 구조는 단지 예시적으로 도시된 것이지 본 발명을 제한하는 것으로 해석해서는 안된다.Referring to FIG. 2, dielectric layer 104 may include a resist layer 114 to etch resist layer 107 to etch holes 107 that may include vias, contact holes, or a single damascene structure. The dielectric layer 104 may also be patterned using the. 1 and 2 are merely illustrative and should not be construed as limiting the invention.
도 3과 도 4를 참조하면, 리지스트 층(112, 114)이 유전체 층(104)에서 제거된다. 확산 장벽(116)이 유전체 층(104) 위에 그리고 타겟층(102)의 노출된 부분 위에 증착된다. 확산 장벽은 이롭게도 정합적으로 증착된다. 확산 장벽(116)의 이러한 정합 증착은 바람직하게 화학 기상 증착 공정을 사용하여 진공(evacuated) 챔버에서 수행된다. 스퍼터링과 같은 물리적 기상 증착 공정이 또한 사용될 수 있다. 확산 장벽(116)은 바람직하게 Ti, TiN 또는 등가 물질을 포함한다. 확산 장벽(116)은 가능하면 얇게, 예를 들면, 5 nm 이하, 더 바람직하게는 3nm이하가 바람직하다. 몇몇의 경우에는 확산 장벽의 두께가 적어도 1 nm이다.3 and 4, the resist layers 112, 114 are removed from the dielectric layer 104. A diffusion barrier 116 is deposited over the dielectric layer 104 and over the exposed portion of the target layer 102. The diffusion barrier is advantageously deposited consistently. Such conformal deposition of diffusion barrier 116 is preferably performed in a vacuum chamber using a chemical vapor deposition process. Physical vapor deposition processes such as sputtering may also be used. Diffusion barrier 116 preferably comprises Ti, TiN or equivalent material. The diffusion barrier 116 is preferably as thin as possible, for example 5 nm or less, more preferably 3 nm or less. In some cases the thickness of the diffusion barrier is at least 1 nm.
도 5와 도 6을 참조하면, 시드층(118)이 확산 장벽위에 증착되거나 플래시(flash)된다. 본 발명의 중요한 일 양상으로는 확산 장벽(116)의 증착과 시드층(118)의 증착 사이에 에어-브레이크 없이 시드층(118)이 형성된다. 확산 장벽 증착 후에 일반적으로 수행되는 에어-브레이크를 제거하기 위해서는 확산 장벽(116)과 시드층(118) 모두를 증착하기 위해 동일한 툴(tool)을 사용함으로써 수행될 수 있다. 디바이스(100) 주위의 분위기가 불활성 또는 진공 상태로 유지된다면 상이한 툴이 사용될 수 있다. 확산 장벽 증착 후에 에어-브레이크를 제거하게 되면 하기에 설명되는 바와 같이 놀라운 결과를 얻을 수 있다. 시드층(118)은 알루미늄과 같은 다른 금속이 사용될 수 있지만 바람직하게는 구리가 사용된다. 시드층(118)은 확산 장벽(116) 상에 핵형성 사이트(necleation sites)를 제공하여 구조물이 충진될 때 보다 접착이 잘 이루어지고 보이드(void)가 제거되거나 또는 상당히 감소된다. 시드층(118)은 이온화 스퍼터링 공정과 같은 물리적 기상 증착(PVD) 또는 CVD 공정에 의해 형성될 수 있다. CVD 공정이 바람직하다. 시드층(118)은 기타 두께가 유용할 수도 있지만 단지 약 0.03 nm의 두께가 필요하다.5 and 6, seed layer 118 is deposited or flashed over the diffusion barrier. In an important aspect of the invention, the seed layer 118 is formed without air-break between the deposition of the diffusion barrier 116 and the deposition of the seed layer 118. In order to remove the air-brake that is typically performed after diffusion barrier deposition, it can be done by using the same tool to deposit both diffusion barrier 116 and seed layer 118. Different tools can be used if the atmosphere around the device 100 is maintained in an inert or vacuum state. Removing the air-brake after diffusion barrier deposition can yield surprising results as described below. The seed layer 118 may be other metal, such as aluminum, but preferably copper. The seed layer 118 provides nucleation sites on the diffusion barrier 116 so that adhesion is better and voids are eliminated or significantly reduced when the structure is filled. The seed layer 118 may be formed by a physical vapor deposition (PVD) or CVD process, such as an ionization sputtering process. CVD processes are preferred. The seed layer 118 may need only a thickness of about 0.03 nm although other thicknesses may be useful.
도 7과 도 8을 참조하면, 홀(106)과 트렌치(108) 및 홀(107:도 8)이 도전성 재료(120)로 충진되는데, 이 도전성 재료는 바람직하게 시드층(118)과 동일한 재료이다. 본 발명에 따라 알루미늄 또는 기타 금속에 대한 잇점이 얻어질 수 있지만,도전성 재료는 바람직하게 구리이다. 도전성 재료는 확산 장벽(116)의 증착 및/또는 시드층(118) 증착에 대한 툴과는 다른 상이한 툴로 수행될 수 있다. 당업자에게 공지된 종래의 툴이 사용될 수도 있다. CVD 공정, PVD 공정 또는 이 두 공정의 조합을 사용하여 도전성 재료(120)를 제공할 수 있다. 대안으로, 전자 화학 증착(electro-chemical deposition:ECD) 공정을 사용하여 도전성 재료를 증착할 수 있다.7 and 8, holes 106, trenches 108, and holes 107 (FIG. 8) are filled with conductive material 120, which is preferably the same material as seed layer 118. to be. Advantages can be obtained with aluminum or other metals according to the invention, but the conductive material is preferably copper. The conductive material may be performed with a different tool than that for deposition of the diffusion barrier 116 and / or deposition of the seed layer 118. Conventional tools known to those skilled in the art may be used. The conductive material 120 may be provided using a CVD process, a PVD process, or a combination of both. Alternatively, the conductive material may be deposited using an electro-chemical deposition (ECD) process.
이롭게도, 도전성 재료(120)는 시드층(118) 상에 핵을 형성하여 확산 장벽(116)에 상당히 더 양호한 부착이 이루어진다. 신뢰성 있는 Cu 금속화 계획에 대하여 다음의 예시적인 옵션이 가능하다:Advantageously, conductive material 120 nucleates on seed layer 118, resulting in significantly better adhesion to diffusion barrier 116. The following example options are possible for reliable Cu metallization schemes:
1) CVD TiN/이온화 스퍼터 Cu 플래시(시드층)/CVD CU/ECD CU(전기도금:electroplating)1) CVD TiN / ionized sputter Cu flash (seed layer) / CVD CU / ECD CU (electroplating)
2) CVD TiN/ 이온화 스퍼터 Cu/ ECD Cu2) CVD TiN / Ionized Sputter Cu / ECD Cu
3) CVD TiN/CVD Cu/ECD Cu3) CVD TiN / CVD Cu / ECD Cu
4) CVD TiN/이온화 스퍼터 Cu 플래시/CVD Cu/PVD Cu4) CVD TiN / Ionization Sputter Cu Flash / CVD Cu / PVD Cu
5) CVD TiN/이온화 스퍼터 Cu/PVD Cu5) CVD TiN / Ionization Sputter Cu / PVD Cu
6) CVD TiN/CVD Cu/PVD CU.6) CVD TiN / CVD Cu / PVD CU.
다른 방법을 사용하여 확산 장벽(116) 및 시드층(118)의 인시츄 증착을 행할 수 있다. 이롭게도, 제 2 상(phase II) 구리 금속화가 제공된다. 제 2 상 구리는 적어도 0.1 마이크론 아래로 확장할 수 있는 구리 금속화를 포함한다.Other methods may be used to perform in situ deposition of diffusion barrier 116 and seed layer 118. Advantageously, a second phase II copper metallization is provided. The second phase copper includes copper metallization that can extend down to at least 0.1 microns.
도 9와 도 10을 참조하면, 인시츄 TiN 확장 장벽을 사용하면 얻게되는 또 다른 잇점으로는 1 단계 연마 공정, 예를 들면, 화학 기계적 연마(CMP) 공정을 사용하여 도전성 재료(120)를 제거할 수 있다는 것이다. 추가의 Ta/TaN 장벽을 포함하는 바와 같이 다중의 확산 장벽 층이 사용되는 곳에, 도전 재료가 제거된 후에 추가의 CMP 단계에서 추가의 층이 제거되어야 한다. 이것은 CMP 처리량을 상당히 감소시켜, 운영 경비가 매우 높게 된다. 본 발명에 따라, 일단계 CMP 공정에 의해 평탄화 표면(122)이 제공된다. 본 발명자가 테스트한 결과에 따르면, 과도연마(overpolishing)에 기인하는 트렌치 또는 홀에 있는 도전 재료(120)를 디싱(dishing)하는 것은 비용이 비싼 2단계 연마 대신 고속의 일단계 공정을 사용함으로써 감소된다. 고가의 2단계 CMP 공정에 반하는 저렴한 1단계 CMP 공정에 대하여 더 양호하지 않더라도 상호접속 단락 또는 개방은 적어도 동일하다.9 and 10, another benefit of using an in situ TiN expansion barrier is to remove the conductive material 120 using a one-step polishing process, such as a chemical mechanical polishing (CMP) process. It can be done. Where multiple diffusion barrier layers are used, including additional Ta / TaN barriers, additional layers must be removed in additional CMP steps after the conductive material is removed. This significantly reduces CMP throughput, resulting in very high operational costs. In accordance with the present invention, the planarization surface 122 is provided by a one-step CMP process. According to the results tested by the inventors, dishing the conductive material 120 in the trench or hole due to overpolishing is reduced by using a high speed one step process instead of expensive two step polishing. do. The interconnect shorting or opening is at least the same, although not better for an inexpensive one stage CMP process as opposed to an expensive two stage CMP process.
본 발명은 보다 큰 그라운드 룰(groundrule)로 사용될 수도 있지만 1 마이크론 이하의 그라운드 룰, 예를 들면 0.3 마이크론보다 작은 그라운드 룰에 대하여 특히 유용하다. 본 발명은 또한 종횡비(aspect ratio)가 4:1 이상을 갖는 구조에 대하여 특히 유용하다.The invention may be used with larger ground rules, but is particularly useful for ground rules of less than 1 micron, for example ground rules smaller than 0.3 micron. The present invention is also particularly useful for structures having an aspect ratio of 4: 1 or greater.
놀랍게도, 제 1 층의 금속 라인과 제 2 층의 금속라인 간의 접촉 저항은 두 층의 확산 장벽과 에어-브레이크를 구비하는 구리 금속화에 반하여 본 발명에 따른 구리 금속화에 대한 것보다 더 좋은 적어도 2.5 배이다. 유사하게, 시트(sheet) 저항이 본 발명에 대하여 약간 향상된다. 그러나, 체인 저항 테스트 결과 두 층의 확산 장벽과 에어-브레이크를 갖는 구리 금속화에 반하여 본 발명에 대하여는 적어도 약 10배 더 좋은 체인 저항을 갖는다. 100,000 체인을 갖는 0.175 마이크론 구조물에 대한 체인 저항은 공지된 테스트 기법을 사용하여 테스트되었다. 구리가 약 1000 배 사용되면 인시츄 CVD TiN 확산 장벽과 구리 금속에 기인하여 전자이동 결함이 더 작게된다.Surprisingly, the contact resistance between the metal line of the first layer and the metal line of the second layer is at least better than that for copper metallization according to the invention as opposed to copper metallization with two layers of diffusion barriers and air-breaks. 2.5 times. Similarly, sheet resistance is slightly improved with respect to the present invention. However, the chain resistance test results in at least about 10 times better chain resistance for the present invention as opposed to copper metallization with two layers of diffusion barrier and air-break. Chain resistance for a 0.175 micron structure with 100,000 chains was tested using known test techniques. When about 1000 times copper is used, electromigration defects are smaller due to in situ CVD TiN diffusion barriers and copper metal.
컨택의 바닥에서, 구리는 테스트 조건 동안 SiO2로 확산한다. 이것은 종래 디바이스에서 개방 결함(예를 들면, 개방 회로)를 생성하는 보이드를 형성하는 원인이 된다. 본 발명에 따른 CVD 장벽은 보다 큰 정합성을 제공하여, 확산을 상당히 방지하여 결과적으로 결함을 더 적게한다.At the bottom of the contact, copper diffuses into SiO 2 during the test conditions. This causes the formation of voids that create open defects (eg open circuits) in conventional devices. The CVD barrier according to the present invention provides greater matching, significantly preventing diffusion and consequently fewer defects.
본 발명의 잇점은:The advantages of the present invention are:
1) 금속 라인과 컨택의 도전성을 향상시키는 구리 금속화가 알루미늄(알루미늄을 사용해도 향상되지만) 대신에 사용될 수 있다;1) Copper metallization that improves the conductivity of metal lines and contacts can be used in place of aluminum (although it may be improved using aluminum);
2) 향상된 전기적 특성을 얻을 수 있다;2) improved electrical properties can be obtained;
3) 구리에 대하여 단지 하나의 확산 장벽층이 사용된다;3) only one diffusion barrier layer is used for copper;
4) 단일의 연마 단계를 사용하여 비용을 절감시킨다(예를 들면, 약 40%); 및4) use a single polishing step to reduce costs (eg, about 40%); And
5) 본 방법을 사용함으로써 결함이 더 작게 되어 디바이스의 신뢰성을 향상시킨다.5) By using this method, the defects are smaller, which improves the reliability of the device.
반도체 디바이스의 신뢰성을 향상시키기 위한 인시츄 확산 장벽 및 구리 금속화에 대한 바람직한 실시예를 설명하였지만, 상기 교시에 비추어 당업자는 수정 및 변경을 할 수 있다. 따라서, 첨부된 청구범위에 의해 구체화되는 바와 같이 본 발명의 사상 및 범위 내에서 본 발명의 특정 실시예에서 변경이 이루어질 수 있다는 것이 이해된다. 따라서, 상세하게 그리고 특허법의 요구에 맞추어 본 발명을 설명하였지만, 보호되어야 할 특허는 청구범위에 설명된다.While preferred embodiments for in situ diffusion barriers and copper metallization have been described for improving the reliability of semiconductor devices, those skilled in the art can make modifications and variations in light of the above teachings. Accordingly, it is understood that modifications may be made in certain embodiments of the invention within the spirit and scope of the invention as embodied by the appended claims. Thus, although the invention has been described in detail and in accordance with the requirements of patent law, patents to be protected are described in the claims.
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