KR20030014863A - Stacked thin small outline package - Google Patents

Stacked thin small outline package Download PDF

Info

Publication number
KR20030014863A
KR20030014863A KR1020010048747A KR20010048747A KR20030014863A KR 20030014863 A KR20030014863 A KR 20030014863A KR 1020010048747 A KR1020010048747 A KR 1020010048747A KR 20010048747 A KR20010048747 A KR 20010048747A KR 20030014863 A KR20030014863 A KR 20030014863A
Authority
KR
South Korea
Prior art keywords
ultra
package
thin
terminal
stacked
Prior art date
Application number
KR1020010048747A
Other languages
Korean (ko)
Inventor
고준영
장옥형
김성환
배규한
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020010048747A priority Critical patent/KR20030014863A/en
Publication of KR20030014863A publication Critical patent/KR20030014863A/en

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826Connecting between the body and an opposite side of the item with respect to the body

Abstract

PURPOSE: A stacked thin small outline package is provided to simplify a fabrication process of a connection pin by stacking a plurality of thin small outline packages having compatible chip selection pins and compatible dummy pins. CONSTITUTION: A stacked thin small outline package(300) is formed by stacking vertically a plurality of thin small outline packages. The thin small outline package has a couple of package bodies(315,325) including a couple of semiconductor chips(311,321) and a plurality of connection pins projected from the package bodies(315,325). The connection pins are electrically connected with bonding pads(314,324) of the semiconductor chips(311,321) through wires(313,323). A chip selection pin(319) corresponds to a dummy pin(328). The stacked thin small outline package(300) is formed with a thin small outline package(310) and one ore more stacked thin small outline packages(320).

Description

적층된 초박형 패키지{Stacked thin small outline package}Stacked thin small outline package

본 발명은 적층된 초박형 패키지(stacked thin small outline package; stacked TSOP)에 관한 것으로, 좀더 상세하게는 호환이 가능한 칩 선택 단자(chip selsction pin) 및 더미 단자(dummy pin)가 구비된 접속 단자(connection pin; lead)를 포함하는 초박형 패키지 복수개가 적층되어 구비된 적층된 초박형 패키지에 관한 것이다.The present invention relates to a stacked thin small outline package (stacked TSOP), and more particularly, a connection terminal having a compatible chip selsction pin and a dummy pin. The present invention relates to a stacked ultra thin package having a plurality of ultra thin packages including a pin;

메모리(memory) 소자와 같은 반도체 소자는 기판에 실장될 때 실장 밀도를 높이기 위해 다양한 형태를 갖는 반도체 칩 패키지로 개발되고 있으며, 그 중 한가지는 반도체 칩 패키지를 수직으로 적층하는 적층형 패키지로 구비되는 것이다. 특히 초박형 패키지를 적층하여 구비되는 적층된 초박형 패키지는 그 크기가 비교적 작으면서 동일한 실장 영역 내에서 실장 집적도를 2배 이상 향상시킬 수 있는 장점을 갖는다.Semiconductor devices such as memory devices are being developed as semiconductor chip packages having various shapes to increase the mounting density when mounted on a substrate, and one of them is provided as a stacked package in which semiconductor chip packages are vertically stacked. . In particular, the stacked ultra-thin package provided by stacking an ultra-thin package has an advantage that the mounting density can be improved by more than twice in the same mounting area while the size thereof is relatively small.

이하 도면을 참조하여 종래 기술에 따른 적층된 초박형 패키지를 설명하겠다.Hereinafter, a stacked ultra-thin package according to the related art will be described with reference to the accompanying drawings.

도 1a 및 도 1b는 종래 기술에 따른 적층된 초박형 패키지의 단면도이다.1A and 1B are cross-sectional views of stacked ultra-thin packages according to the prior art.

도 1a와 같이 종래 기술에 따른 적층된 초박형 패키지(100)는 반도체 칩(111, 121)을 포함하는 패키지 몸체(115, 125)와, 패키지 몸체(115, 125)로부터 돌출된 접속 단자(117, 127)들을 포함하는 최하부 초박형 패키지(110)와 적층부 초박형 패키지(120)로 구성된 복수개의 초박형 패키지가 적층되며, 각각의 초박형 패키지 사이에는 기판 리드(141)가 포함된 매개 기판(140)이 개재된다. 초박형 패키지의 접속 단자(117, 127)들은 수직으로 대응되는 기판 리드(141)와 각각 전기적으로 연결되고, 최하단에 위치하는 최하부 초박형 패키지(110)의 접속 단자(117, 127)들은 기판(도시하지 않음)에 실장된다. 각각의 초박형 패키지에 내재된 반도체 칩(111, 121)의 본딩 패드(114, 124)는 접속 단자(117, 127)와 와이어(113, 123)에 의해 전기적으로 연결된다.As shown in FIG. 1A, the stacked ultra-thin package 100 according to the related art includes a package body 115 and 125 including semiconductor chips 111 and 121, and a connection terminal 117 protruding from the package body 115 and 125. A plurality of ultra-thin packages including a bottom ultra-thin package 110 and a stack ultra-thin package 120 including 127 are stacked, and an intermediate substrate 140 including a substrate lead 141 is interposed between each ultra-thin package. do. The connection terminals 117 and 127 of the ultra-thin package are electrically connected to the substrate leads 141 corresponding to the vertical, respectively, and the connection terminals 117 and 127 of the lowermost ultra-thin package 110 positioned at the lowermost end thereof are substrates (not shown). Is not mounted). The bonding pads 114 and 124 of the semiconductor chips 111 and 121 in each ultra-thin package are electrically connected by the connection terminals 117 and 127 and the wires 113 and 123.

적층된 초박형 패키지(100)의 각 초박형 패키지에는 전기적으로 구동되기 위해 필요한 칩 선택 단자와, 더미 단자가 구비된다. 각각의 칩 선택 단자와 대응되는 칩 선택 패드를 포함하는 본딩 패드(124)는 와이어(113, 123)에 의해 연결되며, 더미 단자들은 본딩 패드와 연결되지 않는다. 더미 단자와 칩 선택 단자가 포함된 접속 단자(117, 127)들은 패키지 몸체(115, 125) 외부로 돌출되도록 구성되고, 각각의 초박형 패키지(110, 120) 내의 위치가 동일하도록 형성된다. 따라서 매개 기판(140)은 적층부 초박형 패키지(120) 또는 최하부 초박형 패키지(110)의 선택적인 전기 구동을 위해 초박형 패키지간의 칩 선택 단자와 더미 단자를 전기적으로 연결시키는 기능을 갖는다.Each ultra-thin package of the stacked ultra-thin package 100 is provided with a chip select terminal and a dummy terminal required to be electrically driven. The bonding pads 124 including chip select pads corresponding to the respective chip select terminals are connected by wires 113 and 123, and the dummy terminals are not connected to the bond pads. The connection terminals 117 and 127 including the dummy terminal and the chip select terminal are configured to protrude out of the package bodies 115 and 125 and are formed to have the same position in each of the ultra-thin packages 110 and 120. Therefore, the intermediate substrate 140 has a function of electrically connecting the chip select terminal and the dummy terminal between the ultra-thin packages for the selective electrical driving of the stacked ultra-thin package 120 or the lowest ultra-thin package 110.

한편, 도 1b와 같은 적층된 초박형 패키지(200)는 매개 기판(도 1a의 140)이 개재되지 않으므로 두께가 감소될 수 있다. 이와 같은 적층된 초박형 패키지(200)에 포함된 최하부 초박형 패키지(210)와 적층부 초박형 패키지(220)는 선택적인 구동이 가능하도록 한 개의 칩 선택 단자와 복수개의 더미 단자가 포함된다. 특히, 최하부 초박형 패키지(210)와 세 개의 적층부 초박형 패키지(220)로 구성된 네 개의 적층된 초박형 패키지는 한 개의 칩 선택 단자와 세 개의 더미 단자를 포함하도록 구비된다. 그러나 이러한 칩 선택 단자와 더미 단자의 구조는 초박형 패키지의 수에 따라 그 형태가 결정되며, 초박형 패키지의 구조적 변경이 요구되는 문제점을 갖는다.Meanwhile, the stacked ultra-thin package 200 as shown in FIG. 1B may have a reduced thickness since an intermediate substrate (140 of FIG. 1A) is not interposed. The lowest ultra-thin package 210 and the stacked ultra-thin package 220 included in the stacked ultra-thin package 200 include one chip select terminal and a plurality of dummy terminals to enable selective driving. In particular, four stacked ultra-thin packages consisting of the lowest ultra-thin package 210 and three stacked ultra-thin packages 220 are provided to include one chip select terminal and three dummy terminals. However, the shape of the chip select terminal and the dummy terminal is determined according to the number of ultra-thin packages, and there is a problem in that structural change of the ultra-thin package is required.

따라서 종래 기술에 따른 적층된 초박형 패키지는 매개 기판이 개재되어 추가 공정이 요구되고, 그 두께가 증가된다. 또한 칩 선택 단자와 더미 단자의 개수 조절로 인해 초박형 패키지가 구조적으로 변경되어 대량 생산 시, 제조 공정이 복잡해지는 문제점을 갖는다.Therefore, the laminated ultra-thin package according to the prior art requires an additional process by interposing a substrate, and its thickness is increased. In addition, the ultra-thin package is structurally changed due to the control of the number of chip select terminals and dummy terminals, which causes a complicated manufacturing process in mass production.

본 발명의 목적은, 매개 기판이 사용되지 않칩 선택 단자와 더미 단자의 상호 호환이 용이한 접속 단자를 갖는 적층된 칩 스케일 패키지를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a stacked chip scale package having a connection terminal which is easily compatible with a chip select terminal and a dummy terminal in which an intermediate substrate is not used.

도 1a 및 도 1b는 종래 기술에 따른 적층된 초박형 패키지의 단면도,1A and 1B are cross-sectional views of stacked ultra-thin packages according to the prior art,

도 2a는 본 발명에 따른 적층된 초박형 패키지의 측면도,2A is a side view of a laminated ultra thin package according to the present invention;

도 2b는 도 2a의 A-A 선에 따른 적층된 초박형 패키지의 단면도,FIG. 2B is a cross-sectional view of the stacked ultra thin package along the line A-A of FIG. 2A;

도 3a는 본 발명에 따른 최하부 초박형 패키지의 부분 상세도,3A is a partial detail view of the lowest ultra-thin package according to the present invention;

도 3b는 본 발명에 따른 최하부 초박형 패키지의 정면도,3b is a front view of the lowest ultra-thin package according to the present invention;

도 4a는 본 발명에 따른 적층부 초박형 패키지의 부분 상세도,4A is a partial detail view of a laminate ultra-thin package according to the present invention;

도 4b는 본 발명에 따른 적층부 초박형 패키지의 정면도이다.4B is a front view of a laminate ultra-thin package according to the present invention.

* 도면의 주요 부분에 대한 설명 *Description of the main parts of the drawing

100, 200, 300 : 적층된 초박형 패키지100, 200, 300: stacked ultra-thin packages

110, 210, 310 : 최하부 초박형 패키지110, 210, 310: lowest ultra-thin package

111, 121, 211, 221, 311, 321 : 반도체 칩111, 121, 211, 221, 311, 321: semiconductor chip

113, 123, 213, 223, 313, 323 : 와이어113, 123, 213, 223, 313, 323: wire

114, 124, 214, 224, 314, 324 : 본딩 패드114, 124, 214, 224, 314, 324: bonding pads

115, 125, 215, 225, 315, 325 : 패키지 몸체Package body: 115, 125, 215, 225, 315, 325

117, 127, 217, 227, 317, 327 : 접속 단자117, 127, 217, 227, 317, 327: connection terminal

120, 220, 320 : 적층부 초박형 패키지120, 220, 320: stack ultra thin package

130, 230, 330 : 전도성 접속 수단130, 230, 330: conductive connecting means

140 : 매개 기판141 : 기판 리드140: intermediate substrate 141: substrate lead

143 : 절연층318, 328 : 더미 단자143: insulating layer 318, 328: dummy terminal

319, 329 : 칩 선택 단자319, 329: chip select terminal

상기 목적을 달성하기 위하여, 본 발명에 따른 적층된 초박형 패키지는 반도체 칩을 포함하는 패키지 몸체와, 패키지 몸체로부터 돌출되고 칩 선택 단자와 칩 선택 단자와 쌍으로 구비되는 더미 단자가 포함되는 접속 단자들이 구비된 초박형패키지들이 다수 포함되고, 초박형 패키지들은 최하층에 위치하여 접속 단자들이 기판에 실장되는 최하부 초박형 패키지와, 최하부 초박형 패키지 상에 수직으로 적층되어 전기적으로 연결되고 칩 선택 단자와 더미 단자가 상기 패키지 몸체 내에서 물리적으로 연결된 접속 단자가 구비된 적어도 하나 이상의 적층부 초박형 패키지를 포함하며, 적층된 적층부 초박형 패키지들은 더미 단자를 제외한 패키지 몸체로부터 돌출된 접속 단자들은 상하 이웃하는 대응되어 전기적, 물리적으로 연결되는 것을 특징으로 한다.In order to achieve the above object, the stacked ultra-thin package according to the present invention includes a connection body including a package body including a semiconductor chip and a dummy terminal protruding from the package body and provided in pairs with a chip select terminal and a chip select terminal. The package includes a plurality of ultra-thin packages provided, the ultra-thin packages are located at the bottom layer, the lowest ultra-thin package in which the connection terminals are mounted on the substrate, vertically stacked on the bottom ultra-thin package and electrically connected, and the chip select terminal and the dummy terminal are connected to the package. At least one laminate ultra-thin package having a connection terminal physically connected in the body, the laminated laminate ultra-thin package is the connection terminal protruding from the package body except the dummy terminal is a corresponding electrical and physical Characterized in that connected The.

여기서 최하부 초박형 패키지의 더미 단자는 적층된 적층부 초박형 패키지들 중 최하단에 위치된 적층부 초박형 패키지의 더미 단자를 제외한 접속 단자와 연결되는 것이 바람직하다. 또한 적층부 초박형 패키지들의 더미 단자는 상기 패키지 몸체 내부에만 구비되어 패키지 몸체 외부로 돌출되지 않는 형상으로 구비되며, 최하부 초박형 패키지의 접속 단자는 갈매기 날개 형상으로 절곡되는 것이 바람직하다.The dummy terminal of the lowest ultra-thin package is preferably connected to a connection terminal except for the dummy terminal of the stacked ultra-thin package positioned at the lowermost end of the stacked ultra-thin packages. In addition, the dummy terminals of the laminated ultra-thin packages are provided only in the package body and do not protrude out of the package body, and the connection terminal of the lowermost ultra-thin package is bent in a chevron wing shape.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 2a는 본 발명에 따른 적층된 초박형 패키지의 측면도, 도 2b는 도 2a의 A-A 선에 따른 적층된 초박형 패키지의 단면도, 도 3a는 본 발명에 따른 최하부 초박형 패키지의 부분 상세도, 도 3b는 본 발명에 따른 최하부 초박형 패키지의 정면도, 도 4a는 본 발명에 따른 적층부 초박형 패키지의 부분 상세도, 도 4b는 본 발명에 따른 적층부 초박형 패키지의 정면도이다.Figure 2a is a side view of a stacked ultra-thin package according to the present invention, Figure 2b is a cross-sectional view of the laminated ultra-thin package according to the line AA of Figure 2a, Figure 3a is a partial detail view of the bottom ultra-thin package according to the invention, Figure 3b is 4A is a partial detailed view of the laminate ultra-thin package according to the present invention, and FIG. 4B is a front view of the laminate ultra-thin package according to the present invention.

도 2a 및 도 2b와 같이 본 발명에 따른 적층된 초박형 패키지(300)는 복수개의 초박형 패키지가 수직으로 적층되어 형성된다. 초박형 패키지는 반도체 칩(311, 321)을 포함하는 패키지 몸체(315, 325)와, 패키지 몸체(315, 325)로부터 돌출된 복수개의 접속 단자(317, 327)가 구비된다. 접속 단자(317, 327)는 반도체 칩(311, 321)의 본딩 패드(314, 324)와 와이어(313, 323)에 의해 전기적으로 연결되며, 칩 선택 단자(319)와 그와 쌍으로 대응되는 적어도 하나 이상의 더미 단자(328)를 포함한다. 더불어 초박형 패키지는 최하부 초박형 패키지(310)와 한 개 이상의 적층부 초박형 패키지(320)로 구비된다.2A and 2B, the stacked ultra-thin package 300 according to the present invention is formed by stacking a plurality of ultra-thin packages vertically. The ultra-thin package includes package bodies 315 and 325 including semiconductor chips 311 and 321, and a plurality of connection terminals 317 and 327 protruding from the package bodies 315 and 325. The connection terminals 317 and 327 are electrically connected by the bonding pads 314 and 324 of the semiconductor chips 311 and 321 and the wires 313 and 323, and are paired with the chip selection terminals 319. At least one dummy terminal 328 is included. In addition, the ultra-thin package is provided as a lowermost ultra-thin package 310 and one or more stacked ultra-thin package (320).

도 3a 및 도 3b와 같이 적층된 초박형 패키지의 최하부에 위치되는 최하부 초박형 패키지(310)는 칩 선택 단자(319)와 더미 단자(318)가 분리된 형상으로 구비된 접속 단자(317)를 갖는다. 접속 단자(317)는 패키지 몸체(315) 외부로 노출되어 기판에 실장됨과 동시에 그 상측에 위치되는 적층부 초박형 패키지와 전도성 접속 수단(도 2a 및 도 2b의 330)에 의해 물리적으로 연결된다. 더불어 최하부 초박형 패키지(310)의 접속 단자(317)는 갈매기 날개 형상으로 절곡되도록 하여 기판 실장이 용이하도록 한다.3A and 3B, the lowest ultra-thin package 310 positioned at the bottom of the stacked ultra-thin package 310 has a connection terminal 317 having a chip select terminal 319 and a dummy terminal 318 separated. The connection terminal 317 is exposed to the outside of the package body 315 and mounted on the substrate, and is connected to the laminate ultra-thin package and the conductive connection means (330 of FIGS. 2A and 2B) positioned thereon. In addition, the connection terminal 317 of the lowermost ultra-thin package 310 is bent in a chevron wing shape to facilitate the mounting of the substrate.

도 4a와 4b와 같이 적층부 초박형 패키지(320)는 칩 선택 단자(329)와 더미 단자(328)가 패키지 몸체(325) 내에서 물리적으로 연결된 접속 단자(327)가 구비된다. 특히 더미 단자(328)는 패키지 몸체(325) 외부로 돌출되지 않도록 구비되어 그 상부 또는 하부에 위치된 초박형 패키지의 대응되는 접속 단자(327)와 물리적, 전기적으로 연결되지 않는다. 적층부 초박형 패키지(320)는 최하부 초박형 패키지(도2a 및 2b의 310) 상에 수직으로 적층되어 전도성 접속 수단(도 2a 및 2b의 330)에 의해 물리적으로 연결된다.As shown in FIGS. 4A and 4B, the stacked ultra-thin package 320 includes a connection terminal 327 to which the chip select terminal 329 and the dummy terminal 328 are physically connected in the package body 325. In particular, the dummy terminal 328 is provided so as not to protrude out of the package body 325 and is not physically and electrically connected to the corresponding connection terminal 327 of the ultra-thin package located at the top or the bottom thereof. The stack ultra-thin package 320 is vertically stacked on the lowest ultra-thin package (310 in FIGS. 2A and 2B) and physically connected by conductive connecting means (330 in FIGS. 2A and 2B).

특히, 적층부 초박형 패키지(320)의 칩 선택 단자(329)와 더미 단자(328)는 서로 변경되어 구비될 수 있다. 즉, 더미 단자(328)는 칩 선택 단자(329)로, 칩 선택 단자(329)는 더미 단자(328)로 변경될 수 있다. 적층부 초박형 패키지(320)의 제조 공정 중 패키지 몸체(325) 형성 공정이 완료된 후, 두 접속 단자(327) 중 더미 단자(328)로 형성하고자 하는 접속 단자(327)를 선택하여 패키지 몸체(325) 외부로 돌출되지 않도록 절단한다. 따라서 복수개의 적층부 초박형 패키지(320) 중 적어도 둘 이상은 적층부 초박형 패키지(320)의 접속 단자(327)의 제조 공정이 동일하므로 접속 단자(327) 제조 공정의 단순화가 가능해진다.In particular, the chip select terminal 329 and the dummy terminal 328 of the multilayer ultra-thin package 320 may be provided to be changed. That is, the dummy terminal 328 may be changed to the chip select terminal 329 and the chip select terminal 329 to the dummy terminal 328. After the process of forming the package body 325 is completed during the manufacturing process of the laminated ultra-thin package 320, the package terminal 325 is selected by selecting the connection terminal 327 to be formed as the dummy terminal 328 from two connection terminals 327. ) Cut so as not to protrude to the outside. Therefore, at least two or more of the plurality of laminated ultra-thin packages 320 have the same manufacturing process of the connection terminal 327 of the laminated ultra-thin package 320, thereby simplifying the manufacturing process of the connection terminal 327.

도 2a 및 도 2b를 참조하여 적층된 초박형 패키지(300)의 선택적인 전기적 구동을 설명하면 다음과 같다.Referring to FIGS. 2A and 2B, the selective electrical driving of the stacked ultra-thin package 300 is as follows.

예를 들어, 최하부 초박형 패키지(310)만이 구동되는 경우, 기판으로부터 전달된 전기적 신호는 최하부 초박형 패키지(310)의 접속 단자(317)로 전달된다. 최하부 초박형 패키지(310)의 칩 선택 단자(319)로 전기적 신호가 전달되면, 본딩 패드(224) 중 칩 선택 패드에 전기적 신호가 수신된 최하부 패키지(310)는 구동된다. 그러나, 적층부 초박형 패키지(320)의 더미 단자(328)는 최하부 초박형 패키지(310)의 칩 선택 단자(319)와 전기적으로 연결되지 않은 상태이므로 칩 선택 패드에 전기적 신호가 전달되지 않은 적층부 초박형 패키지(320)는 구동되지 않는다.For example, when only the lowest ultra thin package 310 is driven, the electrical signal transmitted from the substrate is transmitted to the connection terminal 317 of the lowest ultra thin package 310. When an electrical signal is transmitted to the chip select terminal 319 of the lowermost ultra-thin package 310, the lowermost package 310 in which the electrical signal is received on the chip select pad of the bonding pads 224 is driven. However, since the dummy terminal 328 of the stacked ultra-thin package 320 is not electrically connected to the chip select terminal 319 of the lowermost ultra-thin package 310, the stacked terminal ultra-thin, in which no electrical signal is transmitted to the chip select pad, is provided. The package 320 is not driven.

반면에, 적층부 초박형 패키지(320)만이 구동되는 경우, 기판으로부터 전달된 전기적 신호는 최하부 초박형 패키지(310)의 접속 단자(317)로 전달된다. 이 때, 최하부 초박형 패키지(310)의 칩 선택 단자(319)에는 전기적 신호가 전달되지 않으므로 최하부 초박형 패키지(310)는 구동되지 않는다. 최하부 초박형 패키지(310)의 더미 단자로 전달된 전기적 신호는 더미 단자와 연결된 적층부 초박형 패키지(320)의 칩 선택 단자로 전달된다. 이 전기적 신호는 적층부 초박형 패키지(320)의 칩 선택 단자에 전달되고, 칩 선택 패드에 수신된 전기적 신호에 의해 적층부 초박형 패키지(320)는 구동된다.On the other hand, when only the laminate ultra-thin package 320 is driven, the electrical signal transmitted from the substrate is transmitted to the connection terminal 317 of the lowest ultra-thin package 310. In this case, since no electrical signal is transmitted to the chip select terminal 319 of the lowermost ultra-thin package 310, the lowermost ultra-thin package 310 is not driven. The electrical signal transmitted to the dummy terminal of the lowermost ultra thin package 310 is transmitted to the chip select terminal of the stacked ultra thin package 320 connected to the dummy terminal. The electrical signal is transmitted to the chip select terminal of the stack ultra thin package 320, and the stack ultra thin package 320 is driven by the electrical signal received at the chip select pad.

더불어, 최하부 초박형 패키지와 적층부 초박형 패키지가 구동되도록 하는 경우에는, 적층부 초박형 패키지의 더미 단자를 절단시키지 않고, 최하부 초박형 패키지와 물리적, 전기적으로 연결되도록 한다. 또는 적층부 초박형 패키지의 더밀 단자를 최하부 초박형 패키지의 더미 단자의 위치와 대응되도록 형성하는 방법도 가능하다.In addition, in the case where the lowermost ultra-thin package and the laminated ultra-thin package are driven, the dummy terminals of the laminated ultra-thin package are not cut, but are physically and electrically connected to the lowermost ultra-thin package. Alternatively, a method of forming the dense terminal of the stacked ultra thin package to correspond to the position of the dummy terminal of the lowermost ultra thin package may be possible.

한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.On the other hand, the embodiments of the present invention disclosed in the specification and drawings are merely presented specific examples to aid understanding and are not intended to limit the scope of the present invention. In addition to the embodiments disclosed herein, it is apparent to those skilled in the art that other modifications based on the technical idea of the present invention may be implemented.

본 발명의 구조를 따른 적층된 초박형 패키지는 칩 선택 단자와 더미 단자의상호 호환이 용이한 접속 단자를 갖도록 할 수 있다.The stacked ultra-thin package according to the structure of the present invention may have a connection terminal that is easily compatible with the chip select terminal and the dummy terminal.

따라서 접속 단자의 제조 공정이 단순화되므로, 접속 단자의 생산성 증진과 더불어 접속 단자의 재고 물량이 감소될 수 있다.Therefore, since the manufacturing process of the connection terminal is simplified, the productivity of the connection terminal can be increased and the stock of the connection terminal can be reduced.

Claims (4)

반도체 칩을 포함하는 패키지 몸체와, 상기 패키지 몸체로부터 돌출되고 칩 선택 단자와 상기 칩 선택 단자와 쌍으로 구비되는 더미 단자가 포함되는 접속 단자들이 구비된 초박형 패키지들이 다수 포함되고,A plurality of ultra-thin packages including a package body including a semiconductor chip and connection terminals protruding from the package body and including a chip selection terminal and a dummy terminal provided in pairs with the chip selection terminal, 상기 초박형 패키지들은 최하층에 위치하여 상기 접속 단자들이 기판에 실장되는 최하부 초박형 패키지와, 상기 최하부 초박형 패키지 상에 수직으로 적층되어 전기적으로 연결되고 상기 칩 선택 단자와 더미 단자가 상기 패키지 몸체 내에서 물리적으로 연결된 접속 단자가 구비된 적어도 하나 이상의 적층부 초박형 패키지를 포함하며,The ultra-thin packages are located at the lowest layer, the lowest ultra-thin package in which the connection terminals are mounted on a substrate, and vertically stacked and electrically connected on the lowest ultra-thin package, and the chip select terminal and the dummy terminal are physically in the package body. At least one laminated ultra-thin package with a connection terminal connected, 상기 적층된 적층부 초박형 패키지들은 상기 더미 단자를 제외한 상기 패키지 몸체로부터 돌출된 접속 단자들은 상하 이웃하는 대응되어 전기적, 물리적으로 연결되는 것을 특징으로 하는 적층된 초박형 패키지.The laminated stacking ultra-thin package of the laminated ultra-thin package, characterized in that the connection terminals protruding from the package body except the dummy terminal are electrically and physically connected corresponding to the up and down neighboring. 제 1항에 있어서, 상기 최하부 초박형 패키지의 더미 단자는 적층된 상기 적층부 초박형 패키지들 중 최하단에 위치된 적층부 초박형 패키지의 더미 단자를 제외한 접속 단자와 연결되는 것을 특징으로 하는 적층된 초박형 패키지.The stacked ultra thin package according to claim 1, wherein the dummy terminal of the lowest ultra thin package is connected to a connection terminal except for the dummy terminal of the stacked ultra thin package positioned at a lowermost end of the stacked ultra thin packages. 제 1항에 있어서, 상기 적층부 초박형 패키지들의 더미 단자는 상기 패키지 몸체 내부에만 위치되는 것을 특징으로 하는 적층된 초박형 패키지.The stacked ultra thin package according to claim 1, wherein the dummy terminals of the stacked ultra thin packages are located only inside the package body. 제 1항에 있어서, 상기 최하부 초박형 패키지의 접속 단자는 갈매기 날개 형상으로 절곡되는 것을 특징으로 하는 적층된 초박형 패키지.The laminated ultra-thin package according to claim 1, wherein the connection terminal of the lowermost ultra-thin package is bent into a chevron wing shape.
KR1020010048747A 2001-08-13 2001-08-13 Stacked thin small outline package KR20030014863A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010048747A KR20030014863A (en) 2001-08-13 2001-08-13 Stacked thin small outline package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010048747A KR20030014863A (en) 2001-08-13 2001-08-13 Stacked thin small outline package

Publications (1)

Publication Number Publication Date
KR20030014863A true KR20030014863A (en) 2003-02-20

Family

ID=27719010

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010048747A KR20030014863A (en) 2001-08-13 2001-08-13 Stacked thin small outline package

Country Status (1)

Country Link
KR (1) KR20030014863A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100695864B1 (en) * 2004-10-07 2007-03-19 어드밴스드 플래시 메모리 카드 테크놀로지 씨오.,엘티디 Memory card structure and manufacturing method thereof
KR100695863B1 (en) * 2004-10-07 2007-03-20 어드밴스드 플래시 메모리 카드 테크놀로지 씨오.,엘티디 Memory card structure and manufacturing method thereof
US7791178B2 (en) 2006-11-22 2010-09-07 Samsung Electronics Co., Ltd. Lead frame unit, semiconductor package having a lead frame unit, stacked semiconductor package having a semiconductor package and methods of manufacturing the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100695864B1 (en) * 2004-10-07 2007-03-19 어드밴스드 플래시 메모리 카드 테크놀로지 씨오.,엘티디 Memory card structure and manufacturing method thereof
KR100695863B1 (en) * 2004-10-07 2007-03-20 어드밴스드 플래시 메모리 카드 테크놀로지 씨오.,엘티디 Memory card structure and manufacturing method thereof
US7791178B2 (en) 2006-11-22 2010-09-07 Samsung Electronics Co., Ltd. Lead frame unit, semiconductor package having a lead frame unit, stacked semiconductor package having a semiconductor package and methods of manufacturing the same

Similar Documents

Publication Publication Date Title
KR100592786B1 (en) Stack package made of area array type packages, and manufacturing method thereof
US6075284A (en) Stack package
JP4674113B2 (en) Semiconductor device and manufacturing method thereof
US20070222050A1 (en) Stack package utilizing through vias and re-distribution lines
EP1061579A2 (en) Stack type multi chip package
KR20040014156A (en) Semiconductor device
JP2003204035A (en) Multilayer semiconductor chip package having a plurality of i/o pins and lead frame for use therein
KR100255476B1 (en) Ball grid array package
CN104779218B (en) Chip-packaging structure
KR20180004413A (en) Semiconductor package and method for fabricating the same
US20010042924A1 (en) Semiconductor package
US20090179318A1 (en) Multi-channel stackable semiconductor device and method for fabricating the same, and stacking substrate applied to the semiconductor device
US6242285B1 (en) Stacked package of semiconductor package units via direct connection between leads and stacking method therefor
KR20030014863A (en) Stacked thin small outline package
US10811386B2 (en) Semiconductor device
KR20020039012A (en) Stacked semiconductor chip package using identical type chip select terminal
KR20040102414A (en) semiconductor package
JP3850712B2 (en) Multilayer semiconductor device
KR20090121011A (en) Stacked semiconductor package having film substrate and fabrication method thereof
JP3148710U (en) Stacked multichip wire bonding package structure
KR20020091975A (en) Stacked thin small outline package
KR100460285B1 (en) A stack semiconductor package and it's manufacture method
KR100924553B1 (en) Memory module
JP2001053217A (en) Stack carrier for three-dimensional semiconductor device and three-dimensional semiconductor device
KR20000075145A (en) Semiconductor package

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid