KR20030013857A - Apparatus for state transition of pseudo noise sequence - Google Patents

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KR20030013857A KR1020010048061A KR20010048061A KR20030013857A KR 20030013857 A KR20030013857 A KR 20030013857A KR 1020010048061 A KR1020010048061 A KR 1020010048061A KR 20010048061 A KR20010048061 A KR 20010048061A KR 20030013857 A KR20030013857 A KR 20030013857A
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    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/76—Pilot transmitters or receivers for control of transmission or for equalising

Abstract

PURPOSE: An apparatus for transiting the state of a PN(Pseudo Noise) sequence is provided to transit the state of the PN sequence into a state forward or a state backward without supplying a specific clock. CONSTITUTION: I-channel and Q-channel LFSRs(Linear Feedback Shift Registers)(511,551) have the most front end registers(521) for storing feedback values of values of the most rear end registers(523) when a PN generator clock is inputted, and the first connection units in which registers are directly connected for shifting values of front end registers when the PN generator clock is inputted. The I-channel and Q-channel LFSRs(511,551) have the second connection units in which exclusive OR gates are connected between the front end registers and the rear end registers for outputting exclusive OR values of the outputs of the front end registers. I-channel and Q-channel state forward logics(513,553) output the outputs of the registers composed in the first connection units, connect the outputs of the front end registers and the outputs of the most rear end registers(523) to exclusive OR gates, output exclusive OR values, and transit the outputs of the I-channel and Q-channel LFSRs(511,551) into a state forward. I-channel and Q-channel state backward logics output the outputs of the registers composed in the first connection units, connect the outputs of the front end registers and the outputs of the most front end registers(521) to exclusive OR gates, output exclusive OR values, and transit the outputs of the I-channel and Q-channel LFSRs(511,551) into a state backward.

Description

피엔 시퀀스 상태 천이 장치{APPARATUS FOR STATE TRANSITION OF PSEUDO NOISE SEQUENCE}{PPARATUS FOR STATE TRANSITION OF PSEUDO NOISE SEQUENCE}

본 발명은 PN 시퀀스 상태 천이 장치에 관한 것으로서, 특히 클럭공급 없이 결합 로직을 이용하여 선상태 혹은 후상태로 상태 천이하는 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PN sequence state transition apparatus, and more particularly, to an apparatus for state transition to a pre- or post-state state using coupling logic without clock supply.

일반적으로 선형 피드백 쉬프트 레지스터(LFSR: Linear Feedback Shift Register)는 부호분할 다중 접속(CDMA: Code Division Multiple Access) 통신 시스템에서 사용되는 PN 시퀀스(sequence) 등과 같은 의사(pseudo-random) 시퀀스를 발생시키는 장치로 사용되고 있다. 통상적인 상기 선형 피드백 쉬프트 레지스터의 구조를 도 1을 참조하여 설명하기로 한다.In general, a linear feedback shift register (LFSR) is a device for generating pseudo-random sequences such as PN sequences used in a code division multiple access (CDMA) communication system. Is being used. A typical structure of the linear feedback shift register will be described with reference to FIG. 1.

상기 도 1은 통상적인 쇼트 PN 시퀀스 생성 장치 내부 구조를 도시한 도면이다.1 is a diagram illustrating an internal structure of a conventional short PN sequence generation device.

상기 도 1에서 상기 선형 피드백 쉬프트 레지스터는 부호분할 다중 접속 통신 시스템에서 PN 시퀀스를 발생시키는 경우를 일 예로 하였으며, 상기 도 1에 도시한 바와 같이, 상기 쇼트 PN 시퀀스 생성 장치는 2개의 선형 피드백 쉬프트 레지스터, 즉 I-채널 쇼트 PN 시퀀스 생성을 위한 I-채널 선형 피드백 쉬프트 레지스터(100)와 Q-채널 쇼트 PN 시퀀스 생성을 위한 Q-채널 선형 피드백 쉬프트 레지스터(150)로 구성된다. 상기 각각의 선형 피드백 쉬프트 레지스터는 다수의 쉬프트 레지스터( shift register)들과 다수의 배타적 논리합 게이트(xor gate)들로 구성된다. 이렇게 다수의 쉬프트 레지스터들과 다수의 배타적 논리합 게이트들로 구성된 선형 피드백 쉬프트 레지스터는 클럭(clock)의 입력에 따라 동작한다. 상기 도 1에서 상기 각각의 선형 피드백 쉬프트 레지스터는 상기 PN 시퀀스를 발생시키기 위한 PN 시퀀스 생성 클럭(PN Generator clock)이 입력됨에 따라 동작한다. 또한, 상기 도 1은 상기 부호분할 다중 접속 통신 시스템에서 사용하는 PN 시퀀스가 I-채널(In-phase channel)과 Q-채널(Quadrature channel)에 각각 해당하기 때문에 I-채널 쇼트(short) PN 시퀀스를 생성하기 위한 I-채널 선형 피드백 쉬프트 레지스터(100)와 Q-채널 쇼트 PN 시퀀스를 생성하기 위한 Q-채널 선형 피드백 쉬프트 레지스터(150)로 구성된 것이다. 이렇게, I-채널 선형 피드백 쉬프트 레지스터(100)와 Q-채널 선형 피드백 쉬프트 레지스터(150) 각각으로 상기 PN 시퀀스 생성 클럭이 입력되면 상기 I-채널 선형 피드백 쉬프트 레지스터(100)와 Q-채널 선형 피드백 쉬프트 레지스터(150)는 그 상태(state)가 천이되면서 각각 I-채널 쇼트 PN 시퀀스와 Q-채널 쇼트 PN 시퀀스를 발생시킨다.In FIG. 1, the linear feedback shift register generates a PN sequence in a code division multiple access communication system as an example. As illustrated in FIG. 1, the short PN sequence generating apparatus includes two linear feedback shift registers. That is, I-channel linear feedback shift register 100 for generating an I-channel short PN sequence and a Q-channel linear feedback shift register 150 for generating a Q-channel short PN sequence. Each linear feedback shift register is composed of a plurality of shift registers and a plurality of exclusive OR gates. The linear feedback shift register, which consists of a plurality of shift registers and a plurality of exclusive OR gates, operates in response to a clock input. In FIG. 1, each linear feedback shift register operates as a PN sequence clock is input to generate the PN sequence. In addition, FIG. 1 illustrates an I-channel short PN sequence because the PN sequence used in the code division multiple access communication system corresponds to an I-channel and an Q-channel, respectively. I-channel linear feedback shift register 100 for generating a Q-channel linear feedback shift register 150 for generating a Q-channel short PN sequence. Thus, when the PN sequence generation clock is input to each of the I-channel linear feedback shift register 100 and the Q-channel linear feedback shift register 150, the I-channel linear feedback shift register 100 and the Q-channel linear feedback are input. The shift register 150 generates an I-channel short PN sequence and a Q-channel short PN sequence, respectively, as its state transitions.

상기 도 1에서 설명한 바와 같이 상기 선형 피드백 쉬프트 레지스터들은 15비트(bit)의 쇼트(short) PN 시퀀스를 출력한다. 그런데, 이렇게 15비트 쇼트 PN 시퀀스를 생성할 때 0이 14번 연속으로 발생되면 상기 부호 분할 다중 접속 통신 시스템에서는 강제로 0을 하나 더 삽입시켜 사용하여 실제 전송 채널상의 PN 시퀀스 주기가칩(chip)(26.66 ms)이 되도록 한다. 이렇게 강제적으로 0을 삽입하는 기술을 "0 삽입(zero insertion)"이라 한다.As described with reference to FIG. 1, the linear feedback shift registers output a short PN sequence of 15 bits. However, when zero is generated 14 times in succession when generating a 15-bit short PN sequence, the code division multiple access communication system forcibly inserts one more zero to use the PN sequence period on the actual transmission channel. Chip (26.66 ms). This technique of forcibly inserting zeros is called "zero insertion."

여기서, 상기 "0 삽입(zero insertion)"을 이용한 I-채널 쇼트 PN 시퀀스 생성 장치를 도 2를 참조하여 설명하기로 한다.Here, an apparatus for generating an I-channel short PN sequence using "zero insertion" will be described with reference to FIG. 2.

상기 도 2는 통상적인 0 삽입을 고려한 I-채널 쇼트 PN 시퀀스 생성 장치 내부 구조를 도시한 도면이다.FIG. 2 is a diagram illustrating an internal structure of an I-channel short PN sequence generation apparatus considering a conventional zero insertion.

상기 도 2에 도시한 바와 같이, 상기 0 삽입을 고려한 I-채널 쇼트 PN 시퀀스 생성 장치는 I-채널 선형 피드백 쉬프트 레지스터(100)와, 마스킹 로직(Masking logic)(200)과, 상기 PN 시퀀스 주기를칩(chip)(26.66 ms)이 되도록 0을 삽입하는 0 삽입기(zero insert logic)(250)로 구성된다. 상기 마스킹 로직(200)은 상기 I-채널 선형 피드백 쉬프트 레지스터(100)의 쉬프트 레지스터들, 즉 15개의 쉬프트 레지스터들에서 출력되는 각각의 신호와 마스크(Mask) 신호를 논리곱하는 다수의 논리곱 게이트들과, 상기 다수의 논리곱 게이트들에서 출력되는 신호들을 입력하여 배타적 논리합하는 배타적 논리합 게이트(200)로 구성된다. 또한 상기 0 삽입기(250)는 PN 시퀀스 생성 클럭과 상기 배타적 논리합 게이트(200)의 출력신호를 입력으로 하는 쉬프트 레지스터(251)와, 상기 쉬프트 레지스터(251)의 출력과 상기 배타적 논리합 게이트(200)의 출력 신호를 각각의 입력으로 하는 멀티플렉서(MUX)(253)로 구성된다. 여기서, 상기 멀티플렉서(253)는 선택신호(zero insert MUX select)의 입력에 따라 동작하여 I-채널 쇼트 PN 시퀀스를 출력한다.As shown in FIG. 2, the apparatus for generating an I-channel short PN sequence considering the zero insertion includes an I-channel linear feedback shift register 100, a masking logic 200, and the PN sequence period. To It consists of a zero insert logic 250 that inserts zeros into chips (26.66 ms). The masking logic 200 performs a plurality of AND gates that logically multiply each signal and a mask signal output from the shift registers of the I-channel linear feedback shift register 100, that is, the 15 shift registers. And an exclusive-OR gate 200 for exclusively ORing the signals output from the plurality of AND gates. The zero inserter 250 may include a shift register 251 for inputting a PN sequence generation clock and an output signal of the exclusive OR gate 200, an output of the shift register 251, and an exclusive OR gate 200. A multiplexer (MUX) 253 that uses the output signal of < RTI ID = 0.0 > In this case, the multiplexer 253 operates according to an input of a zero insert MUX select to output an I-channel short PN sequence.

또한 상기 부호 분할 다중 접속 통신 시스템의 이동국 셀(cell) 탐색기는 상기 PN 시퀀스 생성기를 이용하여 다수의 기지국들에서 전송하는 PN 시퀀스에 대한 PN 오프셋(offset)을 검출하고, 상기 PN 오프셋에 대한 파일럿 채널(Pilot channel) 에너지를 계산하여 기지국과 이동국간의 PN 동기를 획득한다. 상기 탐색기의 PN 시퀀스 생성기는 상기 셀 탐색시 칩 레이트(chip rate)의 클럭(clock)을 공급받아서 PN 시퀀스를 생성하며, 상기 셀 탐색을 위해 PN 오프셋을 변경하는 경우에는 상기 PN 시퀀스 생성기 내의 선형 피드백 쉬프트 레지스터의 상태(state)를 리드(lead) 혹은 래그(lag)한다. 여기서, 상기 PN 오프셋 변경을 위해 상기 선형 피드백 쉬프트 레지스터의 상태를 리드 혹은 래그하는 동작을 슬루(slew)라고 칭한다.In addition, a mobile cell searcher of the code division multiple access communication system detects a PN offset for a PN sequence transmitted from a plurality of base stations by using the PN sequence generator, and a pilot channel for the PN offset. (Pilot channel) The energy is calculated to obtain PN synchronization between the base station and the mobile station. The PN sequence generator of the searcher generates a PN sequence by receiving a clock of a chip rate during the cell search, and linear feedback in the PN sequence generator when the PN offset is changed for the cell search. Read or lag the state of the shift register. Here, an operation of reading or lagging the state of the linear feedback shift register to change the PN offset is called a slew.

그러면 상기 슬루 동작을 도 3 및 도 4를 참조하여 설명하기로 한다.Next, the slew operation will be described with reference to FIGS. 3 and 4.

첫 번째로, 상기 도 3은 통상적인 포지티브 슬루(positive slew)에 따른 PN 시퀀스 상태를 도시한 도면이다. 상기 도 3에 도시한 바와 같이 상기 포지티브 슬루의 경우 상기 PN 시퀀스를 래그(lag)시키기 위해서 상기 PN 시퀀스를 생성하는 PN 시퀀스 생성기의 선형 피드백 쉬프트 레지스터에 공급되는 PN 시퀀스 생성 클럭을 중지시킨다. 이에 상기 PN 시퀀스가 해당 부분에서 래그된다.First, FIG. 3 is a diagram illustrating a PN sequence state according to a conventional positive slew. As shown in FIG. 3, the positive slew stops the PN sequence generation clock supplied to the linear feedback shift register of the PN sequence generator that generates the PN sequence to lag the PN sequence. Accordingly, the PN sequence is lag in the corresponding portion.

두 번째로, 상기 도 4는 통상적인 네가티브 슬루(negative slew)에 따른 PN 시퀀스 상태를 도시한 도면이다. 상기 도 4에 도시한 바와 같이 상기 네가티브 슬루의 경우 상기 PN 시퀀스를 리드(lead)시키기 위해서 상기 PN 시퀀스를 생성하는 PN 시퀀스 생성기의 선형 피드백 쉬프트 레지스터에 공급되는 PN 시퀀스 생성 클럭의 속도를 설정 배수만큼 빠른, 일 예로 상기 도 4에서는 상기 PN 시퀀스 생성 클럭의 속도를 2배 빠르게 공급한다.Secondly, FIG. 4 is a diagram illustrating a PN sequence state according to a typical negative slew. As shown in FIG. 4, in the case of the negative slew, the speed of the PN sequence generation clock supplied to the linear feedback shift register of the PN sequence generator that generates the PN sequence to lead the PN sequence is set by a predetermined multiple. Fast, for example, in FIG. 4, the speed of the PN sequence generation clock is twice as fast.

상기에서 설명한 바와 같이 PN 시퀀스 생성기의 선형 피드백 쉬프트 레지스터는 PN 시퀀스 생성 클럭을 공급받아 동작한다. 그래서 상기 PN 시퀀스 생성 클럭이 공급되면 상기 선형 피드백 쉬프트 레지스터의 상태(state)는 계속 다음 상태인 후상태로 천이되어 그 후상태에 해당하는 PN 시퀀스를 발생한다. 따라서 상기 선형 피드백 쉬프트 레지스터의 현 상태에서 M PN 시퀀스 생성 클럭 이후의 상태를 알기 위해서는, 즉 상기 M PN 시퀀스 생성 클럭 이후의 해당 PN 시퀀스를 얻기 위해서는 M번의 PN 시퀀스 생성 클럭을 공급해 주어야만 한다. 또한, 상기 선형 피드백 쉬프트 레지스터의 현 상태에서 M PN 시퀀스 생성 클럭 이전의 상태를 알기 위해서는, 즉 상기 M PN 시퀀스 생성 클럭 이전의 해당 PN 시퀀스를 얻기 위해서는 (주기-M)번의 PN 시퀀스 생성 클럭을 공급해 주어야만 한다. 이렇게 상기 선형 피드백 쉬프트 레지스터의 특정 상태(state)를 알기 위해서는 해당하는 횟수의 PN 시퀀스 생성클럭을 공급해 주어야만 하고, 상기 해당 횟수의 PN 시퀀스 생성 클럭을 공급해주는 시간이 소요되게 된다는 문제점이 있었다.As described above, the linear feedback shift register of the PN sequence generator operates by receiving a PN sequence generation clock. Thus, when the PN sequence generation clock is supplied, the state of the linear feedback shift register continuously transitions to the next state, which generates a PN sequence corresponding to the later state. Therefore, in order to know the state after the M PN sequence generation clock in the current state of the linear feedback shift register, that is, to obtain the corresponding PN sequence after the M PN sequence generation clock, M number of PN sequence generation clocks must be supplied. In addition, in order to know the state before the M PN sequence generation clock in the current state of the linear feedback shift register, that is, to obtain the corresponding PN sequence before the M PN sequence generation clock, the PN sequence generation clock of (period-M) is supplied. Must be given. Thus, in order to know a specific state of the linear feedback shift register, a corresponding number of PN sequence generation clocks must be supplied, and a time required to supply the corresponding number of PN sequence generation clocks has been a problem.

따라서, 본 발명의 목적은 별도의 클럭 공급없이 PN 시퀀스의 상태를 선상태 혹은 후상태로 상태 천이하는 장치를 제공함에 있다.Accordingly, an object of the present invention is to provide an apparatus for transitioning a state of a PN sequence to a pre-state or a post-state without supplying a separate clock.

본 발명의 다른 목적은 클럭 공급없이 PN 오프셋을 조정하여 셀탐색하는 장치를 제공함에 있다.Another object of the present invention is to provide an apparatus for cell searching by adjusting a PN offset without supplying a clock.

상기한 목적들을 달성하기 위한 본 발명은; PN 시퀀스 상태 천이 장치에 있어서, PN 시퀀스 생성 클럭이 입력되면 최후단 레지스터 값이 피드백된 값을 가지는 최선단 레지스터와, 상기 PN 시퀀스 생성 클럭이 입력되면 전단 레지스터의 값을 쉬프트하는 레지스터들끼리 직접 연결되는 제1연결부들과, 전단 레지스터와 후단 레지스터 사이에 배타적 논리합 게이트가 연결되어 상기 전단 레지스터 출력의 배타적 논리합 값을 출력하는 제2연결부들을 구비하는 선형 피드백 쉬프트 레지스터와, 상기 제1연결부들 각각을 이루는 레지스터들의 출력을 그대로 출력하고, 상기 제2연결부들 각각을 구성하는 전단 레지스터의 출력과 상기 최후단 레지스터의 출력을 각각 배타적 논리합 게이트에 연결하여 그 배타적 논리합 값을 출력하여 상기 선형 피드백 쉬프트 레지스터의 출력을 선상태로 천이시키는 선상태 로직과, 상기 제1연결부들 각각을 이루는 레지스터들의 출력을 그대로 출력하고, 상기 제2연결부들 각각을 구성하는 후단 레지스터의 출력과 상기 최선단 레지스터의 출력을각각 배타적 논리합 게이트에 연결하여 그 배타적 논리합 값을 출력하여 상기 선형 피드백 쉬프트 레지스터의 출력을 후상태로 천이시키는 후상태 로직을 포함함을 특징으로 한다.The present invention for achieving the above object; In the PN sequence state transition device, a PN sequence generation clock is directly connected with a register having the latest register value fed back to the last register value and a register shifting the value of the previous register when the PN sequence generation clock is inputted. A linear feedback shift register having first connection parts configured to be connected to each other and an exclusive OR gate connected between a front end register and a rear end register to output an exclusive OR value of the output of the front end register; Outputs the outputs of the registers as they are, and connects the outputs of the front end registers and the last registers constituting each of the second connectors to the exclusive OR gates, respectively, and outputs the exclusive ORs of the linear feedback shift registers. Line to shift output to line Outputs the output logic and the outputs of the registers constituting each of the first connectors as they are, and connects the output of the rear register and the output of the uppermost register, which constitute each of the second connectors, to an exclusive logical sum gate, respectively. And a post-state logic for outputting the OR value to transition the output of the linear feedback shift register to the post-state.

도 1은 통상적인 쇼트 PN 시퀀스 생성 장치 내부 구조를 도시한 도면1 is a diagram showing the internal structure of a conventional short PN sequence generation device;

도 2는 통상적인 0 삽입을 고려한 I-채널 쇼트 PN 시퀀스 생성 장치 내부 구조를 도시한 도면FIG. 2 is a diagram illustrating an internal structure of an I-channel short PN sequence generation device considering a conventional zero insertion; FIG.

도 3은 통상적인 포지티브 슬루(positive slew)에 따른 PN 시퀀스 상태를 도시한 도면3 shows a PN sequence state according to a conventional positive slew.

도 4는 통상적인 네가티브 슬루(negative slew)에 따른 PN 시퀀스 상태를 도시한 도면4 shows a PN sequence state according to a typical negative slew.

도 5는 본 발명의 일 실시예에 따른 쇼트 PN 시퀀스 생성 장치 내부 구조를 도시한 도면5 is a diagram illustrating an internal structure of a short PN sequence generating device according to an embodiment of the present invention.

도 6은 본 발명의 다른 실시예에 따른 선상태 로직(state forward logic)을 이용한 쇼트 PN 시퀀스 생성 장치 내부 구조6 is a diagram illustrating an internal structure of a short PN sequence generator using state forward logic according to another embodiment of the present invention.

도 7은 본 발명의 또 다른 실시예에 따른 쇼트 PN 시퀀스 생성 장치 내부 구조를 도시한 도면7 is a diagram illustrating an internal structure of a short PN sequence generation device according to another embodiment of the present invention.

도 8은 본 발명의 또 다른 실시예에 따른 후상태 로직(state backwardlogic)을 이용한 쇼트 PN 시퀀스 생성 장치 내부 구조를 도시한 도면8 is a diagram illustrating an internal structure of a short PN sequence generation device using state backwardlogic according to another embodiment of the present invention.

도 9는 본 발명의 또 다른 실시예에 따른 0 삽입을 고려한 쇼트 PN 시퀀스 생성 장치 내부 구조를 도시한 도면9 is a diagram illustrating an internal structure of a short PN sequence generation device considering zero insertion according to another embodiment of the present invention.

도 10은 본 발명의 또 다른 실시예에 따른 선상태 로직을 이용한 파일럿 채널 수신을 위한 쇼트 PN 시퀀스 생성 장치 내부 구조를 도시한 도면10 is a diagram illustrating an internal structure of a short PN sequence generation device for pilot channel reception using line state logic according to another embodiment of the present invention.

도 11은 도 10에 따른 포지티브 슬루(positive slew)에 따른 쇼트 PN 시퀀스 상태를 도시한 도면11 shows a short PN sequence state according to a positive slew according to FIG. 10.

도 12는 본 발명의 또 다른 실시예에 따른 후상태 로직을 이용한 파일럿 채널 수신을 위한 쇼트 PN 시퀀스 생성 장치 내부 구조를 도시한 도면12 is a diagram illustrating an internal structure of a short PN sequence generation device for pilot channel reception using post-state logic according to another embodiment of the present invention.

도 13은 도 12에 따른 네가티브 슬루(negative slew)에 따른 쇼트 PN 시퀀스 상태를 도시한 도면FIG. 13 illustrates a short PN sequence state according to negative slew according to FIG. 12.

이하, 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be noted that in the following description, only parts necessary for understanding the operation according to the present invention will be described, and descriptions of other parts will be omitted so as not to distract from the gist of the present invention.

도 5는 본 발명의 일 실시예에 따른 쇼트 PN 시퀀스 생성 장치 내부 구조를 도시한 도면이다.5 is a diagram illustrating an internal structure of a short PN sequence generating device according to an embodiment of the present invention.

상기 도 5에 도시한 바와 같이, 상기 쇼트 PN 시퀀스 생성 장치는 2개의 쇼트 PN 시퀀스 생성기, 즉 I-채널 쇼트 PN 시퀀스 생성을 위한 I-채널 쇼트 PN 시퀀스 생성기(500)와 Q-채널 쇼트 PN 시퀀스 생성을 위한 Q-채널 쇼트 PN 시퀀스 생성기(550)로 구성된다. 상기 쇼트 PN 시퀀스 생성기 각각은 선형 피드백 쉬프트 레지스터(LFSR: Linear Feedback Shift Register)와, 선상태 로직(state forward logic)으로 구성된다. 즉, 상기 I-채널 쇼트 PN 시퀀스 생성기(500)는 I-채널 선형 피드백 쉬프트 레지스터(511)와, I-채널 선상태 로직(513)으로 구성되며, 상기 Q-채널 쇼트 PN 시퀀스 생성기(550)는 Q-채널 선형 피드백 쉬프트 레지스터(551)와, Q-채널 선상태 로직(553)으로 구성된다. 이하 상기 도 5에 대한 설명에서는 상기1-채널 쇼트 PN 시퀀스 생성을 위한 I-채널 쇼트 PN 시퀀스 생성기(500)를 일예로 하여 설명하기로 한다. 상기 Q-채널 쇼트 PN 시퀀스 생성기(550)의 동작은 상기 I-채널 쇼트 PN 시퀀스 생성기(500)의 동작과 그 위상만 상이할 뿐 동일하기 때문에 그 설명을 생략한다.As shown in FIG. 5, the apparatus for generating a short PN sequence includes two short PN sequence generators, that is, an I-channel short PN sequence generator 500 and a Q-channel short PN sequence for generating an I-channel short PN sequence. Q-channel short PN sequence generator 550 for generation. Each of the short PN sequence generators includes a linear feedback shift register (LFSR) and state forward logic. That is, the I-channel short PN sequence generator 500 includes an I-channel linear feedback shift register 511 and an I-channel line state logic 513, and the Q-channel short PN sequence generator 550. Is composed of a Q-channel linear feedback shift register 551 and a Q-channel line state logic 553. 5, the I-channel short PN sequence generator 500 for generating the 1-channel short PN sequence will be described as an example. Since the operation of the Q-channel short PN sequence generator 550 is identical to the operation of the I-channel short PN sequence generator 500 only in phase, the description thereof is omitted.

상기 I-채널 선형 피드백 쉬프트 레지스터(511)는 다수의 쉬프트 레지스터( shift register)들과 다수의 배타적 논리합 게이트(xor gate)들로 구성된다. 이렇게 다수의 쉬프트 레지스터들과 다수의 배타적 논리합 게이트들로 구성된 선형 피드백 쉬프트 레지스터는 클럭(clock)의 입력에 따라 동작한다. 상기 도 5에서 상기 각각의 I-채널 선형 피드백 쉬프트 레지스터(511)는 상기 PN 시퀀스를 발생시키기 위한 PN 시퀀스 생성 클럭(PN Generator clock)이 입력됨에 따라 동작한다. 여기서, 상기 I-채널 쇼트 PN 시퀀스는 다음 수학식 1과 같은 특성 방정식을 가진다.The I-channel linear feedback shift register 511 is composed of a plurality of shift registers and a plurality of exclusive OR gates. The linear feedback shift register, which consists of a plurality of shift registers and a plurality of exclusive OR gates, operates in response to a clock input. In FIG. 5, each of the I-channel linear feedback shift registers 511 operates as a PN sequence clock for generating the PN sequence is input. Here, the I-channel short PN sequence has a characteristic equation as shown in Equation 1 below.

참고적으로, 상기 Q-채널 쇼트 PN 시퀀스는 다음 수학식 2와 같은 특성 방정식을 가진다.For reference, the Q-channel short PN sequence has a characteristic equation as shown in Equation 2 below.

그러면, 상기 I-채널 선형 피드백 쉬프트 레지스터(511)의 구체적인 동작을 살펴보기로 한다.Next, a detailed operation of the I-channel linear feedback shift register 511 will be described.

(1) 최선단 레지스터(521) 부분(1) uppermost register 521

상기 I-채널 선형 피드백 쉬프트 레지스터(511)의 최선단 레지스터(521)로 PN 시퀀스 생성 클럭이 공급되면 상기 I-채널 선형 피드백 쉬프트 레지스터(511)의 최후단 레지스터(523)의 값이 상기 최선단 레지스터(521)로 피드백(feedback)된다. 즉 현상태 이후의 바로 다음 상태(state)에서 상기 I-채널 선형 피드백 쉬프트 레지스터(511)의 최선단 레지스터(521)의 값은 현상태의 최후단 레지스터(523)의 값과 동일하게 된다.When the PN sequence generation clock is supplied to the uppermost register 521 of the I-channel linear feedback shift register 511, the value of the last register 523 of the I-channel linear feedback shift register 511 becomes the uppermost end. It is fed back to the register 521. In other words, the value of the last register 521 of the I-channel linear feedback shift register 511 is equal to the value of the last register 523 in the current state in the state immediately after the present state.

(2) 레지스터와 레지스터가 직접 연결된 부분(제1연결부)(2) Direct connection between register and register (first connection part)

상기 PN 시퀀스 생성 클럭이 공급되면 앞단 레지스터의 값이 직접 연결된 뒷단 레지스터로 단순히 쉬프트(shift)된다. 즉 다음 상태(state)에서 뒷단 레지스터의 값은 현상태에서의 앞단 레지스터의 값과 동일하게 된다, 일 예로 레지스터(525)와 레지스터(527)가 직접 연결된 부분에서 상기 PN 시퀀스 생성 클럭이 공급되면 상기 레지스터(525)의 값이 상기 레지스터(527)로 단순히 쉬프트되는 것이다.When the PN sequence generation clock is supplied, the value of the front register is simply shifted to the rear register connected directly. In other words, the value of the last register in the next state becomes the same as the value of the previous register in the current state. For example, when the PN sequence generation clock is supplied from the portion where the register 525 and the register 527 are directly connected, the register is applied. The value of 525 is simply shifted to the register 527.

(3) 레지스터와 레지스터 사이에 배타적 논리합 게이트가 연결되는 부분(제2연결부)(3) A portion of the exclusive OR gate connected between the register and the register (second connection portion)

상기 PN 시퀀스 생성 클럭이 공급되면 앞단 레지스터의 값과 상기 최후단 레지스터(523)의 값이 배타적 논리합(XOR) 연산되어 뒷단 레지스터로 쉬프트된다. 즉 현상태 다음 상태(state)에서 뒷단 레지스터는 현상태의 앞단 레지스터 값과 상기 최후단 레지스터(523) 값의 배타적 논리합 연산 결과값이 된다. 일 예로, 레지스터(529)와 레지스터(533) 사이에 배타적 논리합 게이트(531)가 연결되는 부분에서 상기 PN 시퀀스 생성 클럭이 공급되면 상기 레지스터(529)의 값과 상기 최후단 레지스터(523)의 값이 배타적 논리합 연산되어 상기 레지스터(533)로 쉬프트되는 것이다.When the PN sequence generation clock is supplied, the value of the front end register and the value of the last end register 523 are XORed and shifted to the rear end register. That is, in the state after the state, the rear end register becomes the result of the exclusive OR operation of the value of the front end of the current state and the value of the last register 523. As an example, when the PN sequence generation clock is supplied at a portion where an exclusive OR gate 531 is connected between a register 529 and a register 533, the value of the register 529 and the value of the last register 523 are provided. This exclusive OR operation is shifted to the register 533.

이러한 상기 I-채널 선형 피드백 쉬프트 레지스터(500)의 동작을 참고로 하여 상기 (1),(2)과정에서 설명한 단순 쉬프트 동작은 와이어(wire)로 직접 연결하고, 상기 (3)의 동작은 배타적 논리합 게이트를 연결한 결합 로직(combinational logic)을 이용하여 결국은 I-채널 선상태 로직(513)을 구현하게 되고 이에 따라 상기 PN 시퀀스 상태 천이, 즉 선상태 천이를 구현한다. 상기 I-채널 선상태 로직(513)의 동작에 따라 현상태에서 선상태를 알기 위해서 별도의 PN 시퀀스 생성 클럭을 반복해서 제공하지 않아도 선상태를 알게된다. 이렇게 상기 I-채널 선상태 로직(513)을 이용한 후 다시 상기 I-채널 선상태 로직(513)을 이용하면 2 PN 시퀀스 생성 클럭 이후의 상태를 알게되는 것이다. 그러므로, 상기 I-채널 선상태 로직(513)을 N개 사용하면 N PN 시퀀스 생성 클럭 이후의 상기 I-채널 선형 피드백 쉬프트 레지스터(500)의 동작을 알게된다.With reference to the operation of the I-channel linear feedback shift register 500, the simple shift operation described in steps (1) and (2) is directly connected by wire, and the operation of (3) is exclusive. Combination logic coupled to the OR gate eventually implements the I-channel line state logic 513, thereby implementing the PN sequence state transition, that is, the line state transition. According to the operation of the I-channel line state logic 513, the line state is known even if a separate PN sequence generation clock is not repeatedly provided in order to know the state of the line. By using the I-channel line state logic 513 and using the I-channel line state logic 513, the state after the 2 PN sequence generation clock is known. Therefore, using N I-channel line state logic 513, the operation of the I-channel linear feedback shift register 500 after the N PN sequence generation clock is known.

상기에서 설명한 상기 I-채널 선상태 로직(513)을 N개 사용한 경우를 도 6에 도시하였다. 상기 도 6은 본 발명의 다른 실시예에 따른 선상태 로직(state forward logic)을 이용한 쇼트 PN 시퀀스 생성 장치 내부 구조를 도시한 도면이다. 상기 도 6에 도시한 바와 같이 상기 선상태 로직을 N개 사용하여 N PN 시퀀스 생성 클럭 이후의 선형 피드백 쉬프트 레지스터 상태를 알 수 있다.6 illustrates the case where N pieces of the I-channel line state logic 513 described above are used. 6 is a diagram illustrating an internal structure of a short PN sequence generator using state forward logic according to another embodiment of the present invention. As shown in FIG. 6, the linear feedback shift register state after the N PN sequence generation clock can be known using N line state logics.

지금까지 상기 도 5 내지 도 6을 참조하여 쇼트 PN 시퀀스 생성 장치에서 선상태를 알 수 있는 방법에 대해서 설명하였다. 그럼 다음으로 상기 쇼트 PN 시퀀스 생성 장치에서 후상태(state backward)를 알 수 있는 방법을 도 7내지 도 8을 참조하여 설명하기로 한다.So far, the method of knowing the line state in the short PN sequence generating apparatus has been described with reference to FIGS. 5 to 6. Next, a method of knowing a state backward in the short PN sequence generating apparatus will be described with reference to FIGS. 7 to 8.

상기 도 7은 본 발명의 또 다른 실시예에 따른 쇼트 PN 시퀀스 생성 장치 내부 구조를 도시한 도면으로서, 특히 후상태(state backward)를 고려하는 경우를 도시한다. 그리고, 상기 도 7에서 상기 후상태는 상기 도 5에서 설명한 선상태(state forward)를 구하는 경우와 유사하게 상기 선형 피드백 쉬프트 레지스터 동작을 이용한다.FIG. 7 is a diagram illustrating an internal structure of a short PN sequence generating apparatus according to another embodiment of the present invention. In particular, FIG. 7 illustrates a case in which a state backward is considered. In FIG. 7, the post state uses the linear feedback shift register operation similarly to the case of obtaining the state forward described with reference to FIG. 5.

먼저, 상기 도 7에 도시한 바와 같이, 상기 쇼트 PN 시퀀스 생성 장치는 2개의 쇼트 PN 시퀀스 생성기, 즉 I-채널 쇼트 PN 시퀀스 생성을 위한 I-채널 쇼트 PN 시퀀스 생성기(500)와 Q-채널 쇼트 PN 시퀀스 생성을 위한 Q-채널 쇼트 PN 시퀀스 생성기(550)로 구성된다. 상기 쇼트 PN 시퀀스 생성기 각각은 선형 피드백 쉬프트 레지스터(LFSR: Linear Feedback Shift Register)와, 후상태 로직(state forward logic)으로 구성된다. 즉, 상기 I-채널 쇼트 PN 시퀀스 생성기(500)는 I-채널 선형 피드백 쉬프트 레지스터(511)와, I-채널 후상태 로직(700)으로 구성되며, 상기 Q-채널 쇼트 PN 시퀀스 생성기(550)는 Q-채널 선형 피드백 쉬프트 레지스터(551)와, Q-채널 선상태 로직(750)으로 구성된다. 이하 상기 도 7에 대한 설명에서는 상기 1-채널 쇼트 PN 시퀀스 생성을 위한 I-채널 쇼트 PN 시퀀스 생성기(500)를 일 예로 하여 설명하기로 한다. 상기 Q-채널 쇼트 PN 시퀀스 생성기(550)의 동작은 상기 I-채널 쇼트 PN 시퀀스 생성기(500)의 동작과 그 위상만 상이할 뿐 동일하기 때문에그 설명을 생략한다.First, as shown in FIG. 7, the short PN sequence generator includes two short PN sequence generators, that is, an I-channel short PN sequence generator 500 and a Q-channel short for generating an I-channel short PN sequence. Q-channel short PN sequence generator 550 for PN sequence generation. Each of the short PN sequence generators includes a linear feedback shift register (LFSR) and state forward logic. That is, the I-channel short PN sequence generator 500 includes an I-channel linear feedback shift register 511 and an I-channel post-state logic 700, and the Q-channel short PN sequence generator 550. Is composed of a Q-channel linear feedback shift register 551 and a Q-channel line state logic 750. In the following description with reference to FIG. 7, an I-channel short PN sequence generator 500 for generating the 1-channel short PN sequence will be described as an example. Since the operation of the Q-channel short PN sequence generator 550 is identical to the operation of the I-channel short PN sequence generator 500 only in phase, the description thereof is omitted.

상기 도 5에서 설명한 바와 같이 상기 I-채널 선형 피드백 쉬프트 레지스터(511)는 다수의 쉬프트 레지스터( shift register)들과 다수의 배타적 논리합 게이트(xor gate)들로 구성된다. 이렇게 다수의 쉬프트 레지스터들과 다수의 배타적 논리합 게이트들로 구성된 선형 피드백 쉬프트 레지스터는 클럭(clock)의 입력에 따라 동작한다. 상기 도 7에서 상기 각각의 I-채널 선형 피드백 쉬프트 레지스터(511)는 상기 PN 시퀀스를 발생시키기 위한 PN 시퀀스 생성 클럭(PN Generator clock)이 입력됨에 따라 동작한다.As described with reference to FIG. 5, the I-channel linear feedback shift register 511 is composed of a plurality of shift registers and a plurality of exclusive OR gates. The linear feedback shift register, which consists of a plurality of shift registers and a plurality of exclusive OR gates, operates in response to a clock input. In FIG. 7, each of the I-channel linear feedback shift registers 511 operates as a PN sequence clock is input to generate the PN sequence.

그리고, 상기 I-채널 선형 피드백 쉬프트 레지스터(511)의 구체적인 동작 역시 상기 도 5에서 설명한 (1),(2),(3) 과정과 동일하다. 상기에서 설명한 (1),(2),(3) 과정에 따른 레지스터의 현상태 값과 후상태 값 및 선상태 값에 따른 진리표를 하기 표 1에 나타내었다.In addition, specific operations of the I-channel linear feedback shift register 511 are also the same as the processes (1), (2), and (3) described with reference to FIG. 5. Table 1 shows a truth table according to the present status values, post-state values, and pre-state values of the registers according to the processes (1), (2), and (3) described above.

현상태에서 뒷단레지스터값Backstage register value at present status 현상태에서 최선단레지스터값Maximum register value at present status 이전 상태에서 앞단레지스터값Leading register value from previous state 00 00 00 00 1One 1One 1One 00 1One 1One 1One 00

상기 표 1은 상기 배타적 논리합 연산과 동일한 결과를 가진다. 따라서 이전 상태(state)에서 앞단 레지스터 값은 현상태(state)에서의 뒷단 레지스터 값과 최선단 레지스터(521)의 값을 배타적 논리합 연산한 값이 된다. 이러한 상기 I-채널 선형 피드백 쉬프트 레지스터(500)의 동작을 참고로 하여 상기 (1),(2)과정에서 설명한 단순 쉬프트 동작은 와이어(wire)로 직접 연결하고, 상기 (3)의 동작은 배타적 논리합 게이트를 연결한 결합 로직(combinational logic)을 이용하여 결국은 I-채널 후상태 로직(700)을 구현하게 되고 이에 따라 상기 PN 시퀀스 상태 천이, 즉 후상태 천이를 구현한다. 상기 I-채널 후상태 로직(700)의 동작에 따라 현상태에서 후상태를 알기 위해서 별도의 PN 시퀀스 생성 클럭을 반복해서 제공하지 않아도 후상태를 알게된다. 이렇게 상기 I-채널 후상태 로직(700)을 이용한 후 다시 상기 I-채널 후상태 로직(700)을 이용하면 2 PN 시퀀스 생성 클럭 이전의 상태를 알게되는 것이다. 그러므로, 상기 I-채널 후상태 로직(700)을 N개 사용하면 N PN 시퀀스 생성 클럭 이전의 상기 I-채널 선형 피드백 쉬프트 레지스터(500)의 동작을 알게된다.Table 1 has the same result as the exclusive OR operation. Therefore, in the previous state, the front end register value is a value obtained by performing an exclusive OR operation on the back end register value in the state and the value of the top end register 521. With reference to the operation of the I-channel linear feedback shift register 500, the simple shift operation described in steps (1) and (2) is directly connected by wire, and the operation of (3) is exclusive. Combination logic coupled to the OR gate eventually implements the I-channel post-state logic 700, thereby implementing the PN sequence state transition, that is, the post-state transition. According to the operation of the I-channel post-state logic 700, the post-state is known without having to repeatedly provide a separate PN sequence generation clock in order to know the post-state in the state. By using the I-channel post-state logic 700 and using the I-channel post-state logic 700, the state before the 2 PN sequence generation clock is known. Therefore, using N of the I-channel post-state logic 700, the operation of the I-channel linear feedback shift register 500 before the N PN sequence generation clock is known.

상기에서 설명한 상기 I-채널 후상태 로직(700)을 N개 사용한 경우를 도 8에 도시하였다. 상기 도 8은 본 발명의 또 다른 실시예에 따른 후상태 로직(state backward logic)을 이용한 쇼트 PN 시퀀스 생성 장치 내부 구조를 도시한 도면이다. 상기 도 8에 도시한 바와 같이 상기 후상태 로직을 N개 사용하여 N PN 시퀀스 생성 클럭 이전의 선형 피드백 쉬프트 레지스터 상태를 알 수 있다.FIG. 8 illustrates a case where N pieces of the I-channel post-state logic 700 described above are used. 8 is a diagram illustrating an internal structure of a short PN sequence generating apparatus using state backward logic according to another embodiment of the present invention. As shown in FIG. 8, the state of the linear feedback shift register before the N PN sequence generation clock can be known using N post-state logics.

그러면 마지막으로 부호 분할 다중 접속 통신 시스템, 일 예로 IS-95 및 IS-2000 부호 분할 다중 접속 통신 시스템에서 사용하는 0 삽입(zero insertion)을 고려한 쇼트 PN 시퀀스 생성 방법을 도 9 및 도 13을 참조하여 설명하기로 한다.Finally, a method of generating a short PN sequence in consideration of zero insertion used in a code division multiple access communication system, for example, an IS-95 and an IS-2000 code division multiple access communication system, will be described with reference to FIGS. 9 and 13. Let's explain.

상기 IS-95 및 IS-2000 부호 분할 다중 접속 통신 시스템에서 사용되는 쇼트 PN 시퀀스 생성기는 PN 시퀀스의 주기를칩(chip)으로 맞추기 위해 상기 쇼트PN 시퀀스 생성기에서 0이 14번 연속으로 발생하면 강제로 0을 하나 더 삽입해야만 하기 때문에 상기에서 설명한 선상태 및 후상태를 구하는 방법이 그대로 적용될 수 없다. 그러므로 상기 0 삽입(zero insertion)을 고려한 선상태 및 후상태 검출 방법이 필요로 된다.The short PN sequence generator used in the IS-95 and IS-2000 code division multiple access communication systems is configured to generate a period of a PN sequence. If zero occurs 14 times consecutively in the short PN sequence generator in order to fit into a chip, the above-described method of obtaining the line state and the post state cannot be applied as it is. Therefore, there is a need for a line state and a post state detection method considering the zero insertion.

그러면, 상기 0 삽입을 고려한 쇼트 PN 시퀀스 생성 장치를 도 9를 참조하여 설명하기로 한다.Next, the short PN sequence generation apparatus considering the zero insertion will be described with reference to FIG. 9.

상기 도 9는 본 발명의 또 다른 실시예에 따른 0 삽입을 고려한 쇼트 PN 시퀀스 생성 장치 내부 구조를 도시한 도면이다.FIG. 9 is a diagram illustrating an internal structure of a short PN sequence generating apparatus considering zero insertion according to another embodiment of the present invention.

먼저, 상기 IS-95 및 IS-2000 코드 분할 다중 접속 통신 시스템의 쇼트 PN 시퀀스에 대한 0 삽입은 쇼트 PN 시퀀스 생성 장치 내의 선형 피드백 쉬프트 레지스터의 상태(state)가 2000(hex)일때 이 상태(state)를 한번 지연시킴으로써 수행된다. 여기서, 상기 PN 시퀀스 상태(state)를 카운트(count)하는 오프셋 카운터(offset counter)(911)(913)는 각각 32766, 32767이 된다. 그래서 상기 IS-95 및 IS-2000 시스템의 쇼트 PN 시퀀스 생성 장치의 선상태(state forward)를 계산하기 위해서는 상기 오프셋 카운터(911)의 값을 검사하여 그 값이 32766인 경우(C==15'd32766) 선상태를 강제로 2000(hex)로 출력하고 그렇지 않은 경우에는 상기에서 설명한 선상태를 구하는 방법을 그대로 적용한다.First, zero insertion of a short PN sequence in the IS-95 and IS-2000 code division multiple access communication system is performed when the state of the linear feedback shift register in the short PN sequence generator is 2000 (hex). By delaying once). Here, offset counters 911 and 913 for counting the PN sequence state are 32766 and 32767, respectively. Thus, in order to calculate the state forward of the short PN sequence generator of the IS-95 and IS-2000 systems, the value of the offset counter 911 is examined and the value is 32766 (C == 15 '). d32766) The line state is forcibly output to 2000 (hex), and otherwise, the method for obtaining the line state described above is applied as it is.

이와 마찬가지로 후상태(state backward)를 계산하기 위해서는 상기 오프셋 카운터(913)의 값을 검사하여 그 값이 32767인 경우(C==15'd32767) 후상태를 강제로 2000(hex)로 출력하고 그렇지 않은 경우에는 상기에서 설명한 후상태를 구하는방법을 그대로 적용한다.Similarly, in order to calculate the state backward, the value of the offset counter 913 is examined and if the value is 32767 (C == 15'd32767), the after state is forcibly output as 2000 (hex). If not, the method for obtaining the state described above is applied as it is.

도 10은 본 발명의 또 다른 실시예에 따른 선상태 로직을 이용한 파일럿 채널 수신을 위한 쇼트 PN 시퀀스 생성 장치 내부 구조를 도시한 도면이다.FIG. 10 is a diagram illustrating an internal structure of a short PN sequence generation device for pilot channel reception using line state logic according to another embodiment of the present invention.

상기 도 10을 설명하기 앞서, 통상적인 CDMA 시스템의 탐색기, 파일럿 채널(Pilot Channel) 수신 장치는 상기 선형 피드백 쉬프트 레지스터를 이용해 PN 시퀀스의 오프셋을 변경시켜가며 파일럿 채널을 탐색한다. 그리고 상기 도 3에서 설명한 바와 같이 상기 PN 시퀀스의 오프셋을 변경하기 위해 상기 선형 피드백 쉬프트 레지스터의 상태를 리드(lead) 및 래그(lag)하는 동작이 슬루(slew)라고 하였다. 본 발명의 실시예에서는 상기 도 10에 도시한 바와 같이 N 칩(chip) 네가티브(negative) 슬루(slew)를 수행하는 경우, 상기 도 6에서 설명한 바와 같이 선상태 로직을 사용하여 N+1 클럭(clock) 이후의 PN 시퀀스 상태로 천이하여 이를 상기 선형 피드백 쉬프트 레지스터에 로드시키면 상기 네가티브 슬루를 위한 별도의 시간없이도 N 칩 네가티브 슬루를 수행할 수 있다. 상기 도 10에 도시한 바와 같이 선상태 로직을 2개 사용하면 1 칩 네가티브 슬루를 수행할 수 있고, 상기 선상태 로직을 3개 사용하면 2 칩 네가티브 슬루를 수행할 수 있고, 이런식으로 상기 선상태 로직을 N+1개 사용하면 N 칩 네가티브 슬루를 수행할 수 있는 것이다.10, the searcher and pilot channel receiver of a conventional CDMA system searches for a pilot channel by changing an offset of a PN sequence using the linear feedback shift register. As described with reference to FIG. 3, the operation of reading and laging the state of the linear feedback shift register in order to change the offset of the PN sequence is referred to as slew. According to an embodiment of the present invention, when performing N chip negative slew as shown in FIG. 10, the N + 1 clock ( By shifting to a PN sequence state after a clock and loading it into the linear feedback shift register, N chip negative slew can be performed without additional time for the negative slew. As shown in FIG. 10, when two line state logics are used, one chip negative slew may be performed, and when the three line state logics are used, two chip negative slew may be performed. Using N + 1 state logic allows N chip negative slew.

그리고 상기 도 10과 같이 구성된 파일럿 채널 수신을 위한 쇼트 PN 시퀀스 생성 장치의 네가티브 슬루 동작에 따른 상기 쇼트 PN 시퀀스 상태가 도 11에 도시되어 있다. 상기 도 11은 도 10에 따른 네가티브 슬루(negative slew)에 따른 쇼트 PN 시퀀스 상태를 도시한 도면으로서, 도시한 (a)는 노멀(normal) 상태의 쇼트 PN시퀀스 상태를 도시한 것이며, 상기 (a)와 같은 상태의 쇼트 PN 시퀀스가 N 칩 네가티브 슬루될 때의 쇼트 PN 시퀀스 상태가 (b)와 같다. 여기서, 상기 도 11에는 상기 "N"이 5로 설정된 것을 일 예로 하였다.The short PN sequence state according to the negative slew operation of the short PN sequence generating apparatus for receiving the pilot channel configured as shown in FIG. 10 is illustrated in FIG. 11. FIG. 11 is a diagram illustrating a short PN sequence state according to a negative slew according to FIG. 10, and FIG. 11A illustrates a short PN sequence state of a normal state. The short PN sequence state when the short PN sequence in the same state as N) is N chip negative slew is as shown in (b). Here, in FIG. 11, the "N" is set to 5 as an example.

도 12는 본 발명의 또 다른 실시예에 따른 후상태 로직을 이용한 파일럿 채널 수신을 위한 쇼트 PN 시퀀스 생성 장치 내부 구조를 도시한 도면이다.12 is a diagram illustrating an internal structure of a short PN sequence generation device for pilot channel reception using post-state logic according to another embodiment of the present invention.

상기 도 12에 도시한 바와 같이 N 칩(chip) 포지티브(positive) 슬루(slew)를 수행하는 경우, 상기 도 8에서 설명한 바와 같이 후상태 로직을 사용하여 N-1 클럭(clock) 이전의 PN 시퀀스 상태로 천이하여 이를 상기 선형 피드백 쉬프트 레지스터에 로드시키면 상기 포지티브 슬루를 위한 별도의 시간없이도 N 칩 포지티브 슬루를 수행할 수 있다. 상기 도 12에 도시한 바와 같이 후상태 로직을 1개 사용하면 1 칩 포지티브 슬루를 수행할 수 있고, 상기 후상태 로직을 2개 사용하면 2 칩 포지티브 슬루를 수행할 수 있고, 이런식으로 상기 후상태 로직을 N개 사용하면 N 칩 포지티브 슬루를 수행할 수 있는 것이다.In the case of performing N chip positive slew as shown in FIG. 12, the PN sequence before the N-1 clock using post-state logic as described in FIG. By transitioning to a state and loading it into the linear feedback shift register, it is possible to perform N chip positive slew without additional time for the positive slew. As shown in FIG. 12, when one post-state logic is used, one chip positive slew may be performed, and when the two post-state logics are used, two chip positive slew may be performed. Using N state logic allows N chip positive slew.

그리고 상기 도 12와 같이 구성된 파일럿 채널 수신을 위한 쇼트 PN 시퀀스 생성 장치의 포지티브 슬루 동작에 따른 상기 쇼트 PN 시퀀스 상태가 도 13에 도시되어 있다. 상기 도 13은 도 12에 따른 포지티브 슬루(positive slew)에 따른 쇼트 PN 시퀀스 상태를 도시한 도면으로서, 도시한 (a)는 노멀(normal) 상태의 쇼트 PN 시퀀스 상태를 도시한 것이며, 상기 (a)와 같은 상태의 쇼트 PN 시퀀스가 N 칩 포지티브 슬루될 때의 쇼트 PN 시퀀스 상태가 (b)와 같다. 여기서, 상기 도 13에는 상기 "N"이 5로 설정된 것을 일 예로 하였다.The short PN sequence state according to the positive slew operation of the short PN sequence generation apparatus for receiving the pilot channel configured as shown in FIG. 12 is illustrated in FIG. 13. FIG. 13 is a diagram illustrating a short PN sequence state according to a positive slew according to FIG. 12, and (a) illustrates a short PN sequence state of a normal state. The short PN sequence state when the short PN sequence in the same state as N) is N chip positive slew is as shown in (b). Here, in FIG. 13, the "N" is set to 5 as an example.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications are possible without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined not only by the scope of the following claims, but also by the equivalents of the claims.

상술한 바와 같은 본 발명은, 선형 피드백 쉬프트 레지스터에 별도의 클럭을 제공하지 않아도 결합 로직을 이용하여 선상태(state forward)와 후상태(state backward)로 천이함으로써 쇼트 PN 시퀀스의 오프셋 변경에 소요되는 시간을 단축시킨다는 이점을 가진다. 또한, 이렇게 쇼트 PN 시퀀스는 일반적으로 부호분할 다중 접속 통신 시스템에서 파일롯 채널 탐색에 사용되기 때문에 상기 쇼트 PN 시퀀스의 오프셋 변경에 소요되는 시간 단축은 이동국과 기지국간 동기를 획득하는데 소요되는 셀 탐색 시간 역시 단축시킨다는 이점을 가진다.As described above, the present invention is required to change the offset of the short PN sequence by transitioning to state forward and state backward using coupling logic without providing a separate clock to the linear feedback shift register. This has the advantage of shortening the time. In addition, since the short PN sequence is generally used for pilot channel search in a code division multiple access communication system, the shortening of the time required to change the offset of the short PN sequence also reduces the cell search time required to obtain synchronization between the mobile station and the base station. It has the advantage of shortening.

Claims (7)

PN 시퀀스 상태 천이 장치에 있어서,A PN sequence state transition device, PN 시퀀스 생성 클럭이 입력되면 최후단 레지스터 값이 피드백된 값을 가지는 최선단 레지스터와, 상기 PN 시퀀스 생성 클럭이 입력되면 전단 레지스터의 값을 쉬프트하는 레지스터들끼리 직접 연결되는 제1연결부들과, 전단 레지스터와 후단 레지스터 사이에 배타적 논리합 게이트가 연결되어 상기 전단 레지스터 출력의 배타적 논리합 값을 출력하는 제2연결부들을 구비하는 선형 피드백 쉬프트 레지스터와,A first stage having direct connection between the first register having a value fed back to the last register value when the PN sequence generation clock is input, and a register for shifting the value of the front end register when the PN sequence generation clock is input, A linear feedback shift register having an exclusive OR gate coupled between the register and the trailing register to output an exclusive OR value of the front register output; 상기 제1연결부들 각각을 이루는 레지스터들의 출력을 그대로 출력하고, 상기 제2연결부들 각각을 구성하는 전단 레지스터의 출력과 상기 최후단 레지스터의 출력을 각각 배타적 논리합 게이트에 연결하여 그 배타적 논리합 값을 출력하여 상기 선형 피드백 쉬프트 레지스터의 출력을 선상태로 천이시키는 선상태 로직과,Outputs the outputs of the registers constituting each of the first connectors as they are, and connects the output of the front end resistor and the output of the last register constituting each of the second connectors to an exclusive OR gate respectively to output the exclusive OR value. Line state logic to transition the output of the linear feedback shift register to a line state; 상기 제1연결부들 각각을 이루는 레지스터들의 출력을 그대로 출력하고, 상기 제2연결부들 각각을 구성하는 후단 레지스터의 출력과 상기 최선단 레지스터의 출력을 각각 배타적 논리합 게이트에 연결하여 그 배타적 논리합 값을 출력하여 상기 선형 피드백 쉬프트 레지스터의 출력을 후상태로 천이시키는 후상태 로직을 포함함을 특징으로 하는 상기 장치.Outputs the output of the registers constituting each of the first connectors as it is, and connects the output of the rear register and the output of the uppermost register constituting each of the second connectors to the exclusive OR gate respectively to output the exclusive OR value. And post-state logic to transition the output of the linear feedback shift register to a post-state. 제1항에 있어서,The method of claim 1, 상기 선상태 로직의 출력은 상기 선형 피드백 쉬프트 레지스터의 한 PN 시퀀스 생성 클럭 후의 출력과 동일한 상태임을 특징으로 하는 상기 장치.And said output of said line state logic is in the same state as the output after one PN sequence generation clock of said linear feedback shift register. 제1항에 있어서,The method of claim 1, 상기 후상태 로직의 출력은 상기 선형 피드백 쉬프트 레지스터의 한 PN 시퀀스 생성 클럭 전의 출력과 동일한 상태임을 특징으로 하는 상기 장치.And said output of said post-state logic is in the same state as the output before one PN sequence generation clock of said linear feedback shift register. 부호분할 다중 접속 통신 시스템에서 셀 탐색을 위한 PN 시퀀스 상태 천이 장치에 있어서,A PN sequence state transition apparatus for cell searching in a code division multiple access communication system, PN 시퀀스 생성 클럭이 입력되면 최후단 레지스터 값이 피드백된 값을 가지는 최선단 레지스터와, 상기 PN 시퀀스 생성 클럭이 입력되면 전단 레지스터의 값을 쉬프트하는 레지스터들끼리 직접 연결되는 제1연결부들과, 전단 레지스터와 후단 레지스터 사이에 배타적 논리합 게이트가 연결되어 상기 전단 레지스터 출력의 배타적 논리합 값을 출력하는 제2연결부들을 구비하는 선형 피드백 쉬프트 레지스터와,A first stage having direct connection between the first register having a value fed back to the last register value when the PN sequence generation clock is input, and a register for shifting the value of the front end register when the PN sequence generation clock is input, A linear feedback shift register having an exclusive OR gate coupled between the register and the trailing register to output an exclusive OR value of the front register output; 상기 제1연결부들 각각을 이루는 레지스터들의 출력을 그대로 출력하고, 상기 제2연결부들 각각을 구성하는 전단 레지스터의 출력과 상기 최후단 레지스터의 출력을 각각 배타적 논리합 게이트에 연결하여 그 배타적 논리합 값을 출력하여 상기 선형 피드백 쉬프트 레지스터의 출력을 선상태로 천이시키는 선상태 로직과,Outputs the outputs of the registers constituting each of the first connectors as they are, and connects the output of the front end resistor and the output of the last register constituting each of the second connectors to an exclusive OR gate respectively to output the exclusive OR value. Line state logic to transition the output of the linear feedback shift register to a line state; 상기 PN 시퀀스의 칩수를 카운트하며, 상기 카운트한 PN 시퀀스의 칩수가 미리 정해진 설정 칩수에 도달하면 상기 PN 시퀀스의 선상태를 강제로 특정 값으로 출력하여 현상태가 유지되도록 제어하는 카운터와,A counter for counting the number of chips of the PN sequence and forcibly outputting the line state of the PN sequence to a specific value when the number of chips of the counted PN sequence reaches a predetermined set number of chips; 상기 카운터에서 출력한 상기 특정 값이 입력되면 상기 선형 피드백 쉬프트 레지스터의 현상태를 유지하도록 하고 0을 삽입하도록 하는 멀티플렉서를 포함함을 특징으로 하는 상기 장치.And a multiplexer for maintaining the current state of the linear feedback shift register and inserting a zero when the specific value output from the counter is input. 제4항에 있어서,The method of claim 4, wherein 상기 PN 시퀀스의 칩수는 215이며, 상기 특정값은 32766임을 특징으로 하는 상기 장치.The number of chips of the PN sequence is 2 15 , and the specific value is 32 766. 부호분할 다중 접속 통신 시스템에서 셀 탐색을 위한 PN 시퀀스 상태 천이 장치에 있어서,A PN sequence state transition apparatus for cell searching in a code division multiple access communication system, PN 시퀀스 생성 클럭이 입력되면 최후단 레지스터 값이 피드백된 값을 가지는 최선단 레지스터와, 상기 PN 시퀀스 생성 클럭이 입력되면 전단 레지스터의 값을 쉬프트하는 레지스터들끼리 직접 연결되는 제1연결부들과, 전단 레지스터와 후단 레지스터 사이에 배타적 논리합 게이트가 연결되어 상기 전단 레지스터 출력의 배타적 논리합 값을 출력하는 제2연결부들을 구비하는 선형 피드백 쉬프트 레지스터와,A first stage having direct connection between the first register having a value fed back to the last register value when the PN sequence generation clock is input, and a register for shifting the value of the front end register when the PN sequence generation clock is input, A linear feedback shift register having an exclusive OR gate coupled between the register and the trailing register to output an exclusive OR value of the front register output; 상기 제1연결부들 각각을 이루는 레지스터들의 출력을 그대로 출력하고, 상기 제2연결부들 각각을 구성하는 후단 레지스터의 출력과 상기 최선단 레지스터의 출력을 각각 배타적 논리합 게이트에 연결하여 그 배타적 논리합 값을 출력하여 상기 선형 피드백 쉬프트 레지스터의 출력을 후상태로 천이시키는 후상태 로직과,Outputs the output of the registers constituting each of the first connectors as it is, and connects the output of the rear register and the output of the uppermost register constituting each of the second connectors to the exclusive OR gate respectively to output the exclusive OR value. Post-state logic to transition the output of the linear feedback shift register to a post-state, 상기 PN 시퀀스의 칩수를 카운트하며, 상기 카운트한 PN 시퀀스의 칩수가 미리 정해진 설정 칩수에 도달하면 상기 PN 시퀀스의 후상태를 강제로 특정 값으로 출력하여 현상태가 유지되도록 제어하는 카운터와,A counter for counting the number of chips of the PN sequence and forcibly outputting a post state of the PN sequence to a specific value when the number of chips of the counted PN sequence reaches a predetermined set number of chips; 상기 카운터에서 출력한 상기 특정 값이 입력되면 상기 선형 피드백 쉬프트 레지스터의 현상태를 유지하도록 하고 0을 삽입하도록 하는 멀티플렉서를 포함함을 특징으로 하는 상기 장치.And a multiplexer for maintaining the current state of the linear feedback shift register and inserting a zero when the specific value output from the counter is input. 제6항에 있어서,The method of claim 6, 상기 PN 시퀀스의 칩수는 215이며, 상기 특정값은 32767임을 특징으로 하는상기 장치.The number of chips of the PN sequence is 2 15 , and the specific value is 32 767.
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