KR20030012503A - 반도체 패캐이지를 위한 패캐이징 방법 - Google Patents

반도체 패캐이지를 위한 패캐이징 방법 Download PDF

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Abstract

기판 상에 배치된 다수의 도전성 요소들이 기판에 전기적으로 연결되고 기판 상에 형성된 제 1 봉입부에 의하여 봉입된 반도체 패캐이지용 패캐이징 방법이 제안된다. 더욱이, 다수의 본드 패드를 갖는 반도체 칩은 제 1 봉입부의 상부 표면에 실장되며, 대응하는 도전성 요소에 전기적으로 연결된 본드 패드를 통하여 기판에 전기적으로 연결된다. 또한, 도전성 요소가 제 1 봉입부의 상부 표면과 동일 평면적으로 형성된 종단을 갖기 때문에 칩과 도전성 요소간의 전기적 연결의 질 (quality)이 보장될 수 있다. 이외에, 칩을 기판에 전기적으로 연결하기 위한 도전성 요소가 기판 상에 배치되기 때문에 패캐이징 비용이 줄어들 수 있으며 패캐이지화된 제품의 질이 개선될 수 있다. 마지막으로, 본 발명의 패캐이징을 완료하기 위하여 기판의 마주보는 2개의 표면 상에는, 칩을 봉입하기 위한 제 2 봉입부 및 다수의 솔더 볼이 각각 형성된다.

Description

반도체 패캐이지를 위한 패캐이징 방법{Packaging process for semiconductor package}
본 발명은 반도체 패캐이지를 위한 패캐이징 방법에 관한 것으로서, 보다 특히 반도체 칩이 플립-칩(flip-chip) 형태로 기판에 전기적으로 연결된 반도체 패캐이지를 위한 패캐이징 방법에 관한 것이다.
플립-칩 반도체 패캐이지는 칩을 기판에 전기적으로 연결하기 위한 일반적인 본딩 와이어(bonding wires) 대신에 반도체 칩의 활성 표면(active surface) 상에 실장된 솔더 범프(solder bumps)를 이용하며, 이는 기판의 사용할 수 없는 영역을줄어들게 하며 따라서 반도체 패캐이지는 그 형상이 소형화될 수 있다.
플립-칩 반도체 패캐이지를 위한 제조는, 1) 칩의 활성 표면 상에 형성된 다수의 본드 패드 상에 다수의 솔더 범퍼를 각각 주입(implanting)하는 단계와; 2) 솔더 범프를 통하여 칩을 기판에 전기적으로 연결시키기 위하여, 솔더 범프를 기판 상의 본드 패드에 각각 본딩하기 위해 칩의 활성 표면을 아래로 회전시키는 단계와; 3) 솔더 범프를 봉입(encapsulating)하기 위하여 하부 충진(under-filling) 방법으로 칩과 기판 사이의 간격을 하부 수지(resin)로 충진시키는 단계와; 4) 칩을 봉입하기 위하여 상부에 실장된 칩을 갖는 기판의 표면 상에 봉입부(encapsulant)를 형성하는 단계; 및 5) 칩과 외부 장치를 전기적으로 연결하기 위하여 칩 실장 표면과 마주보는 기판의 표면 상에 다수의 솔더 볼들(solder balls)을 주입하는 단계를 포함한다.
그러나, 상술한 플립-칩 반도체 패캐이지는 구성에 있어 다음과 같은 문제점을 가진다. 첫째로, 만일 솔더 범프와 칩 사이의 불완전한 전기적 연결이 발생되면 비싸게 제조된 칩을 폐기하지 않으면 안되며, 이는 그 제조를 가격 면에서 비효과적이게 한다. 또한, 칩의 활성 표면 상에 주입된 솔더 범프의 목적을 위한 평탄(coplanarity)을 달성하기 어려우며, 이것은 정확도면에서 주입을 위한 복잡성을 증가시키며 또한 패캐이징 비용을 더 상승시킨다. 더욱이, 하부 충진 공정은 모세관 현상(capillarity)을 기초로 하여 수행되며, 이는 칩과 기판 사이의 간격을 통하여 수지를 유동하게 하나, 그 간격 내에 수지의 불충분한 충진으로 인하여 간격 내에 공동(void)이 형성될 수 있으며, 따라서 후속 공정시의 온도 사이클(temperature cycle) 동안에 팝콘 효과(popcorn effect)가 발생되는 경향이 있으며, 이는 제조된 제품의 질을 저하시키게 한다.
본 발명의 주요 목적은 제품 수율을 향상시키고 패캐이징 비용을 줄일 뿐만 아니라 팝콘 효과 발생을 방지하기 위한 반도체 패캐이지용 패캐이징 방법을 제공하는데 있다.
본 발명의 상술한 목적 및 다른 목적에 따라서, 반도체 패캐이지용 패캐이징 방법은, 제 1 표면 및 제 2 표면을 갖는 기판을 제조하여, 제 1 표면 상에 칩 실장 영역을 형성하는 단계; 어레이-배열된 다수의 도전성 요소를 칩 실장 영역 상에 배치하여, 도전성 요소를 기판에 전기적으로 연결하는 단계; 도전성 요소를 봉입하기 위하여 기판의 표면 실장 영역 상에 제 1 봉입부를 형성하여, 도전성 요소는 제 1 봉입부의 상부 표면과 동일 평면적으로 형성되고제 1 봉입부의 외부로 노출된 종단을 갖는 단계; 제 1 표면과 제 2 표면을 갖는 반도체 칩을 제공하여, 칩의 제 1 표면 상에 형성된 다수의 본드 패드를 도전성 요소의 종단에 각각 전기적으로 연결하기 위하여 칩의 제 1 표면은 제 1 봉입부의 상부 표면에 부착된 단계; 칩을 봉입하기 위하여 기판의 제 1 표면 상에 제 2 봉입부를 형성하는 단계; 및 솔더 볼을 통하여 칩을 외부 장치에 전기적으로 연결하기 위하여 기판의 제 2 표면 상에 어레이-배열된 다수의 솔더 볼을 주입하는 단계를 포함하는 방법에 제안된다.
주석, 납 또는 주석/납 합금과 같은 전기적 도전성 금속으로 만들어진 도전성 요소는 일반적인 인쇄 또는 주입 기술에 의하여 기판의 칩 실장 영역 상에 배치된다. 인쇄 기술의 사용으로, 도전성 요소는 편평하게 형성된 종단을 가지며, 제 1 봉입부의 상부 표면과 도전성 요소의 종단 사이의 동일 평면을 형성하기 위하여 제 1 봉입부는 도전성 요소의 높이와 동일한 두께를 가지며, 반면에 종단은 제 1 봉입부의 외부로 노출된다. 또한, 제 1 봉입부의 두께와 도전성 요소의 높이를 설정된 값으로 동시에 줄이기 위하여 일반적인 연마 공정이 수행되어 반도체 패캐이지의 형상을 더 소형화시킨다. 기판 상에 도전성 요소를 배치하기 위한 주입 기술의 사용으로, 제 1 봉입부의 형성 후, 제 1 봉입부의 두께와 도전성 요소의 높이는 연마 공정에 의하여 설정된 값으로 동시에 감소된다. 이 경우에, 도전성 요소는 제 1 봉입부의 상부 표면과 동일 평면으로 형성된 종단을 가지며, 반면에 종단은 제 1 봉입부의 외부로 노출된다.
도 1a 내지 도 1f는 본 발명의 바람직한 제 1 실시예를 위한 패캐이징 방법의 단계를 도시한 단면도.
도 2는 본 발명의 바람직한 제 2 실시예에 따라 구성된 반도체 패캐이지의 단면도; 및
도 3본 본 발명의 바람직한 제 3 실시예에 따라 구성된 반도체 패캐이지의 단면도.
첨부된 도면을 참고하여 다음의 바람직한 실시예의 상세한 설명을 통하여 본 발명을 보다 완전하게 이해할 수 있다.
바람직한 제 1 실시예
도 1a 내지 도 1f는 본 발명의 바람직한 제 1 실시예를 위한 패캐이징 방법의 단계들을 각각 도시한다.
도 1a를 참고하면, 먼저, 제 1 표면(10) 및 제 2 표면(11)을 갖는 기판(1)이 제조된다. 제 1 표면(10)의 대략적인 중앙 위치에는 내부에 어레이 배열된(array-arranged) 다수의 본드 패드(13)를 배치하기 위한 칩 실장 영역(12)이 형성되며,본드 패드(13)는 기판(1)에 전기적으로 연결된다. 기판(1)은 다수의 도전 트레이스들(traces; 도시되지 않음)을 갖는 2개의 층으로 형성될 수 있으며, 트레이스는 제 1 표면(11)과 제 2 표면(12) 상에 각각 실장되고, 본드 패드(13)와 기판(1) 간의 전기적 연결은 기판(1) 상에서 본드 패드(13)를 대응하는 도전 트레이스에 각각 연결함으로서 이루어진다. 나아가, 제 1 표면(10) 상의 도전 트레이스를 제 2 표면(11) 상의 도전 트레이스에 전기적으로 연결하기 위하여 기판(1)에는 기판(1)을 관통하는 다수의 비아(via; 도시되지 않음)가 형성된다.
도 1b를 참고하면, 어레이 배열된(array-arranged) 다수의 도전성 범프(2)가 일반적인 스크린 인쇄 공정에 의하여 기판(1)의 칩 실장 영역(12) 상에 배치된다. 그후 도전성 범프(2)는 칩 실장 영역(12) 상의 본드 패드(13)에 전기적으로 연결되며, 기판(1) 상에 배치된 후 각 범프는 편평한 종단을 갖고 형성된다.
도 1c에 도시된 바와 같이, 기판(1) 상에 도전성 범프(2)가 배치된 후, 내부에 공동(voids)의 생성없이 도전성 범프(2)를 봉입하기 위하여 일반적인 스크린-인쇄 또는 글로브-탑(glob-top) 공정에 의하여 제 1 봉입부(3)가 기판(1)의 칩 실장 영역(12) 상에 형성된다. 제 1 봉입부(3)가 경화된 후, 도전성 범프의 종단(20)이 제 1 봉입부(3) 외부로 노출된 반면에, 제 1 봉입부의 상단 표면(30)은 도전성 범프(2)의 종단(20)과 동일평면적으로 그리고 편평하게 형성된다. 이러한 발전된 인쇄 공정의 사용으로 기판(1) 상에 제공된 도전성 범프(2)와 제 1 봉입부(3)는 원하는 두께로 정밀하게 제조될 수 있으며, 이는 일반적인 플립-칩 반도체 패캐이지에서 사용된 솔더 범프의 높이보다 작아 본 발명의 패캐이징 공정에 의하여 구성된반도체 패캐이지는 그 형상이 효과적으로 소형화된다. 또한, 인쇄 공정의 정확성에 의하여, 도전성 범프(2)와 제 1 봉입부(3)는 변위의 발생 없이 기판(1)의 칩 실장 영역(12) 상의 예정된 위치에 정확하게 형성될 수 있다. 제 1 봉입부(3)는 에폭시 수지와 같은 일반적인 몰딩 컴파운드로 제조될 수 있다.
그후, 도 1d에 도시된 바와 같이, 제 1 표면(40)과 제 2 표면(41)을 갖는 반도체 칩(4)이 제공되며, 다수의 어레이-배열된 본드 패드(42)가 제 1 표면(40) 상에 형성된다. 본드 패드(42)가 도전성 범프(2)의 종단(20)에 접합되는 방법으로 도전성 범프(2)를 통하여 칩(4)을 기판(1)에 전기적으로 연결하기 위하여 칩(4)은 제 1 봉입부(3)의 상단 표면(30)에 부착된 제 1 표면(40)을 갖는다. 제 1 봉입부(3)의 상부 표면(30)이 도전성 범프(2)의 종단(20)과 평면적으로 형성되기 때문에 칩(4)의 본드 패드(42)는 도전성 범프(2)에 효과적으로 전기적 연결될 수 있어 불안전한 전기적 연결의 발생 없이 제조된 제품의 품질 및 신뢰성을 보장한다. 또한, 도전성 범프(2)가 칩(4)보다 훨씬 낮은 비용으로 제조된 기판(1) 상에 배치되기 때문에 칩(4)과 기판(1) 사이에 도전성 범퍼(2)에 의하여 이루어진 불완전한 전기 접속이 일어날 때 기판(1)을 폐기하는 것이 비용 면에서 더 효과적이며, 따라서 패캐이징 비용이 보다 효과적으로 절감될 수 있다.
도 1e를 참고하면, 칩(4)과 기판(1)간의 전기적 접속이 완료된 후, 칩(4)을 밀봉적으로 봉입하기 위하여 일반적인 몰딩 공정에 의하여 기판(1)의 제 1 표면(10) 상에 제 2 봉입부(5)가 형성된다. 제 2 봉입부(5)는 에폭시 수지와 같은 일반적인 몰딩 컴파운드로 만들어진다.
마지막으로, 도 1f를 참고하면, 인쇄 회로 기판과 같은 외부 장치에 칩(4)을 전기적으로 접속하기 위하여 어레이-배열된 다수의 솔더 볼(6)이 기판(1)의 제 2 표면(11) 상에 주입되며 또한 제 2 표면(11) 상에서 도전성 트레이스(도시되지 않음)에 전기적으로 연결되어 본 발명의 패캐이징 공정이 종료된다.
바람직한 제 2 실시예
도 2는 본 발명의 바람직한 제 2 실시예에 따라 구성된 반도체 패캐이지를 도시한다. 제 2 실시예를 위한 패캐이징 공정은 반도체 칩(4')이 제 2 봉입부(5')의 외부로 노출된 제 2 표면(41')을 갖는 다는 것이 앞서 설명한 제 1 실시예와 다르며, 이는 제조된 반도체 패캐이지의 높이를 더 줄어들게 할뿐만 아니라 칩(4')의 노출된 표면(41')으로 인하여 열 분산효과를 개선한다.
바람직한 제 3 실시예
도 3은 본 발명의 바람직한 제 3 실시예에 따라 구성된 반도체 패캐이지의 단면도이다. 제 3 실시예를 위한 패캐이징 공정은 기판(1")의 제 1 표면(10") 상에 제 2 봉입부(5")를 형성하기 앞서 히트 싱크(7"; heat sink)를 장착한다는 것이 앞서 설명한 제 1 실시예와 다르며, 히트 싱크(7")는 그 후 제 2 봉입부(5")에 의하여 봉입되나, 히트 싱크(7")의 상부 표면(70")은 대기로 노출된다. 그 결과로서, 열 분산 효과는 더 개선된다. 나아가, 반도체 패캐이지의 높이를 더 줄이기 위하여 히트 싱크(7")는 칩(4")의 제 2 표면(41")에 직접적으로 부착될 수 있다.
본 발명은 바람직한 예시적인 실시예들을 이용하여 설명되었다. 그러나, 본 발명의 범위는 개시된 실시예들로 제한되는 것이 아니라는 것이 이해되어질 것이다. 반대로, 다양한 변형 및 유사한 배치를 포함하는 것으로 의도된다. 따라서, 본 발명의 범위는 모든 변형 및 유사한 배치를 포함하기 위하여 가장 광범위한 설명에 따라야 한다.

Claims (8)

1) 제 1 표면 및 제 2 표면을 갖는 기판을 제조하되, 여기서 제 1 표면에는 적어도 하나의 칩 실장 영역이 형성된 단계;
2) 다수의 도전성 요소를 기판의 칩 실장 영역 상에 배치하되, 여기서 도전성 요소는 기판과 전기적으로 연결되고 각각이 편평한 종단을 갖는 단계;
3) 도전성 요소를 봉입하기 위하여 제 1 봉입부를 기판의 칩 실장 영역 상에 형성하되, 여기서 제 1 봉입부는 도전성 요소의 종단과 동일 평면적으로 (coplanarly) 형성된 상부 표면을 가지며 도전성 요소의 종단은 제 1 봉입부 외부로 노출되는 단계;
4) 본드 패드가 기판과 마주 보는 방법으로 다수의 본드 패드를 갖는 적어도 하나의 반도체 칩을 제 1 봉입부의 상부 표면 상에 실장하되, 여기서 본드 패드는 도전성 요소의 노출된 종단과 전기적으로 각각 연결된 단계;
5) 칩을 봉입하기 위하여 기판의 제 1 표면 상에 제 2 봉입부를 형성하는 단계; 및
6) 다수의 솔더 볼을 기판의 제 2 표면 상에 주입하여 솔더볼을 기판에 전기적으로 연결하는 단계를 포함하는 반도체 패캐이지용 패캐이징 방법.
제 1 항에 있어서, 도전성 요소는 도전성 범프인 패캐이징 방법.
제 2 항에 있어서, 도전성 범프는 주석, 납 또는 주석/납 합금으로 제조된 패캐이징 방법.
제 1 항에 있어서, 제 1 봉입부를 형성하는 단계 3) 후에 제 1 봉입부와 도전성 요소를 연마하는 단계를 더 포함하는 패캐이징 방법.
제 1 항에 있어서, 칩 실장 영역은 그 상부에 도전성 요소에 연결되기 위하여 다수의 본드 패드를 갖고 형성되며, 본드 패드는 기판과 전기적으로 연결된 패캐이징 방법.
제 1 항에 있어서, 칩은 제 2 봉입부에 의하여 봉입된 칩 상부에 형성된 본드 패드가 없는 표면을 갖는 패캐이징 방법.
제 1 항에 있어서, 칩은 대기와의 직접적인 접촉을 위하여 제 2 봉입부의 외부로 노출된 칩 상부에 형성된 본드 패드가 없는 표면을 갖는 패캐이징 방법.
제 1 항에 있어서, 기판에 칩을 실장하는 단계 4) 후에 기판의 제 1 표면에 히트 싱크를 부착하는 단계를 더 포함하여 제 2 봉입부를 형성하는 단계 5) 이후에 히트 싱크가 제 2 봉입부에 의하여 봉입되어지는 패캐이징 방법.
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