KR20030008412A - fuse programable voltage generator with increased level trimming steps - Google Patents

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KR20030008412A
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이진호
조욱래
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삼성전자 주식회사
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Abstract

PURPOSE: A fuse programmable voltage generator having an increased level trimming step number is provided to be capable of trimming a voltage level finely while minimizing the number of used fuses. CONSTITUTION: A driver(P1) drives an output voltage in response to a level control signal. An upper transistor and fuse array(20) consists of a plurality of transistors(T1-T4) and a plurality of programmable fuses(fuse(1)-fuse(N)). The transistors(T1-T4) are connected between an output terminal of the driver(P1) and a voltage division node(ND1), and have different sizes from one another. The programmable fuses(fuse(1)-fuse(N)) are connected in parallel with corresponding channels of the transistors(T1-T4). A lower transistor and fuse array(30) consists of a plurality of transistors(T5-T8) and a plurality of programmable fuses(fuse(1)-fuse(N)). The transistors(T5-T8) are connected between the voltage division node(ND1) and a ground, and have different sizes from one another. The programmable fuses(fuse(1)-fuse(N)) are connected in parallel with corresponding channels of the transistors(T5-T8). A comparison part(10) compares a reference voltage(REF) with a voltage(SREF1) of the voltage division node(ND1) and generates a level control signal.

Description

증가된 레벨 트리밍 스텝수를 갖는 퓨즈 프로그래머블 전압 발생기{fuse programable voltage generator with increased level trimming steps}Fuse programmable voltage generator with increased level trimming steps

본 발명은 반도체 장치에 채용하기 적합한 전압 발생기에 관한 것으로, 특히 증가된 레벨 트리밍 스텝수를 갖는 퓨즈 프로그래머블 전압 발생기에 관한 것이다.The present invention relates to a voltage generator suitable for use in semiconductor devices, and more particularly to a fuse programmable voltage generator having an increased level of trimming steps.

통상적으로, 스태틱 랜덤 억세스 메모리와 같은 반도체 장치에는 일정한 전압을 생성하는 전압 발생회로가 채용되어 있다. 상기 전압 발생회로에서 출력(output)레벨이 생성(generation)될 경우에 그 출력레벨이 목표로 하는 레벨에 일치하여야 한다. 따라서, 목표로 하는 전압레벨에 출력레벨을 세팅하기 위한 레벨 조정이 필요하게 된다. 그러한 레벨 조정은 통상적으로 퓨즈 등을 사용하는 레벨트리밍에 의해 달성되는데 이하에서 도면을 참조로 하여 설명된다.Typically, a voltage generating circuit for generating a constant voltage is employed in semiconductor devices such as static random access memories. When an output level is generated in the voltage generating circuit, the output level must match the target level. Therefore, the level adjustment for setting the output level to the target voltage level is necessary. Such level adjustment is typically accomplished by level trimming using a fuse or the like, which is described below with reference to the drawings.

도 1은 레벨 트리밍이 가능한 통상적인 전압 다운 컨버터(voltage down converter)의 회로도로서, 일정한 레벨의 DC 전압을 발생시키기 위해, 복수의 트랜지스터들(T1-T8), 복수의 퓨즈들로 이루어진 업/다운 퓨즈 어레이, 비교기(10), 및 드라이버(P1)로 구성된다.FIG. 1 is a circuit diagram of a conventional voltage down converter capable of level trimming, in order to generate a constant level of DC voltage, a plurality of transistors T1 to T8 and up / down composed of a plurality of fuses. It consists of a fuse array, a comparator 10, and a driver P1.

도 1에서, 비교기(10)의 비반전 입력단(-)에 인가되는 신호 REF는 기준이 되는 기준전압이고, 신호 SREF는 전압 발생회로의 출력으로서 일정 전압을 유지해야 하는 출력신호이다. 신호 SREF1은 상기 신호 SREF가 퓨즈와 연결된 업(UP) 쪽 트랜지스터와 다운(down)쪽 트랜지스터의 저항 분배에 의해서 결정되는 레벨로서, 업, 다운 트랜지스터들의 저항비에 의해서 레벨이 결정되는 신호이다. 상기 신호 SREF가 원하는 레벨보다 높은 경우에는 상기 신호 SREF1의 레벨도 그에 따라 높아진다. 상기 신호 SREF1의 레벨이 상기 기준전압인 REF의 레벨보다 높으면 비교기(10)의 출력은 하이(high)가 되어 드라이버로서 기능하는 PMOS 트랜지스터(P1)를 오프시킨다. 그럼에 의해 상기 출력신호 SREF 레벨은 하강한다. 상기 신호 SREF 레벨이 하강하여 원하는 레벨보다 낮은 경우에는 신호 SREF1 레벨도 떨어지게 된다. 상기 신호 SREF1 레벨이 계속 하강하여 신호 REF 보다 작아지면 비로서 상기 비교기(10)의 출력이 로우로 된다. 상기 비교기(10)의 출력이 로우가 되면 상기 드라이버(P1)가 다시 턴온되어 전원전압을 드레인 단자로 공급하게 되므로 상기 출력신호 SREF 레벨이 상승한다. 이러한 동작은 상기 신호 SREF1이 신호 REF보다 커질 때까지 지속된다.In FIG. 1, the signal REF applied to the non-inverting input terminal (-) of the comparator 10 is a reference voltage as a reference, and the signal SREF is an output signal that must maintain a constant voltage as an output of the voltage generator circuit. The signal SREF1 is a level determined by the resistance distribution of the up and down transistors in which the signal SREF is connected to the fuse, and is a signal determined by the resistance ratios of the up and down transistors. If the signal SREF is higher than the desired level, the level of the signal SREF1 also increases accordingly. When the level of the signal SREF1 is higher than the level of the reference voltage REF, the output of the comparator 10 becomes high to turn off the PMOS transistor P1 serving as a driver. As a result, the output signal SREF level drops. If the signal SREF level falls and is lower than the desired level, the signal SREF1 level also falls. When the signal SREF1 level continues to fall and becomes smaller than the signal REF, the output of the comparator 10 becomes low as a ratio. When the output of the comparator 10 becomes low, the driver P1 is turned on again to supply a power supply voltage to the drain terminal, thereby increasing the output signal SREF level. This operation continues until the signal SREF1 is greater than the signal REF.

도 1은 상기와 같은 동작을 반복함에 의해 일정한 레벨의 출력 신호 SREF를 얻는다. 여기서, 상기 퓨즈들은 신호 SREF 레벨이 원하는 일정한 레벨을 벗어났을 경우 원하는 레벨로 트리밍 하기 위한 용도로 사용된 것이다. 도면내에서 상기 퓨즈들은 업 용 퓨즈와 다운 용 퓨즈로 구분되어 있다. 만약 출력 레벨이 목표값 보다 낮을 경우 업 측의 퓨즈가 레이저 빔등에 의해 커팅(cutting)된다. 그러면, 업 쪽의 트랜지스터 어레이 저항값은 커지게 되고 신호 SREF1의 레벨은 퓨즈의 커팅 전보다 낮은 레벨을 유지하게 된다. 따라서 비교기의 출력은 로우가 되어 드라이버로서 기능하는 PMOS 트랜지스터(P1)를 온시킨다. 이에 따라 출력레벨 SREF 레벨이 상승된다. 이와 같이, 퓨즈의 커팅을 행하여 신호 SREF1 레벨을 조절하면 출력신호 SREF 레벨을 트리밍할 수 있게 되는 것이다. 한편, 그러한 레벨 트리밍은 다운 쪽의 경우에도 마찬가지로 적용된다.Fig. 1 obtains a constant level of output signal SREF by repeating the above operation. Here, the fuses are used for trimming to a desired level when the signal SREF level is out of a desired level. In the drawing, the fuses are divided into an up fuse and a down fuse. If the output level is lower than the target value, the up-side fuse is cut by a laser beam or the like. Then, the transistor array resistance value on the up side becomes large and the level of the signal SREF1 is kept at a lower level than before cutting the fuse. Therefore, the output of the comparator goes low to turn on the PMOS transistor P1 serving as a driver. This raises the output level SREF level. As such, when the fuse is cut to adjust the signal SREF1 level, the output signal SREF level can be trimmed. On the other hand, such level trimming is similarly applied to the down side.

상기한 동작원리로 전압 레벨을 트리밍함에 있어서, 1개의 퓨즈를 커팅시 변화되는 레벨의 폭은 각각의 퓨즈에 연결된 트랜지스터의 사이즈에 의해 결정되고 변화의 스텝(단계)은 트랜지스터와 퓨즈 어레이의 개수로 결정된다. 그러므로 종래의 레벨 트리밍은 이른 바 써모메터(thomometer)코드 형태를 사용한다. 즉, 1개의 퓨즈에 연결된 트랜지스터의 사이즈를 X 라 하고, N개의 트랜지스터 및 퓨즈가 도 1과 같이 시리즈(series)로 연결되어 있는 경우에, 퓨즈 1개를 커팅하였을 때의 레벨 변화를 a 로 두면, 2개의 커팅시에는 2a, N개의 커팅시에는 Na 의 레벨 변화가 발생하는 것이다. 따라서 N개의 스텝수를 갖기 위해서는 N개의 퓨즈가 필요하게 되고 보다 세밀한 레벨 변화를 위해서는 많은 수의 퓨즈가 필요하게 된다. 일반적으로 상기와 같은 레벨 트리밍에 있어서 레벨 변화의 범위가 큰 것보다는 1개의 레벨 변화를 작게 하고 퓨즈 트리밍 개수를 늘리는 경우가 많다.In trimming the voltage level according to the above operation principle, the width of the level changed when cutting one fuse is determined by the size of a transistor connected to each fuse, and the step (step) of the change is determined by the number of transistors and the fuse array. Is determined. Therefore, conventional level trimming uses a so-called thomometer code form. In other words, when the size of a transistor connected to one fuse is X, and the N transistors and the fuses are connected in series as shown in FIG. 1, the level change when one fuse is cut is a. , 2a at the time of two cuttings, and a level change of Na occurs at the time of N cuttings. Therefore, N fuses are required to have N number of steps, and a large number of fuses are required for finer level change. In general, in the above-described level trimming, one level change is made smaller and the number of fuse trimming is increased more than the range of the level change is large.

상기한 바와 같이, 보다 정밀한 레벨 트리밍을 위해서는 원하는 레벨 트리밍 스텝 수 만큼의 퓨즈들이 필요하게 되어 그에 따른 레이아웃 부담이 증가되는 문제가 있다.As described above, in order to more precise level trimming, as many fuses as desired level trimming steps are required, the layout burden is increased.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 개선된 기술을 제공함에 있다.Accordingly, it is an object of the present invention to provide an improved technique capable of solving the above-mentioned conventional problems.

본 발명의 다른 목적은 퓨즈의 사용개수를 최소화 하면서도 미세한 레벨 트리밍이 이루어 지도록 하는 퓨즈 프로그래머블 전압 발생기를 제공함에 있다.Another object of the present invention is to provide a fuse programmable voltage generator that allows fine level trimming while minimizing the number of fuses used.

본 발명의 또 다른 목적은 바이너리 코드 형태의 퓨즈 및 트랜지스터 사이즈 조정을 구현하여 보다 적은 수의 퓨즈를 사용하여 많은 변화 스텝을 갖도록 하여 보다 효율적으로 보다 정밀한 레벨 트리밍이 이루어지도록 하는 전압 발생기의 레벨 트리밍 방법을 제공함에 있다.It is still another object of the present invention to implement a binary code type fuse and transistor sizing to have a large number of change steps using fewer fuses so that a more precise level trimming is achieved. In providing.

상기한 목적들을 달성하기 위한 본 발명의 일 양상(aspect)에 따른 전압 발생기는, 레벨 제어신호에 응답하여 출력전압을 구동하는 드라이버와;상기 드라이버의 출력단과 분압노드간에 연결되며, 서로 다른 사이즈를 갖는 복수의 트랜지스터와 상기 복수의 트랜지스터의 대응되는 채널과 병렬로 연결된 복수의 프로그램 가능 퓨즈로 이루어진 상부 트랜지스터 및 퓨즈 어레이와; 상기 분압노드와 접지간에연결되며, 서로 다른 사이즈를 갖는 복수의 트랜지스터와 상기 복수의 트랜지스터의 대응되는 채널과 병렬로 연결된 복수의 프로그램 가능 퓨즈로 이루어진 하부 트랜지스터 및 퓨즈 어레이와; 기준전압과 상기 분압노드에 나타나는 전압의 레벨을 서로 비교하여 상기 레벨 제어신호를 생성하는 비교부를 구비한다.According to an aspect of the present invention, a voltage generator includes: a driver for driving an output voltage in response to a level control signal; connected between an output terminal of the driver and a divided node, and having different sizes. An upper transistor and a fuse array comprising a plurality of transistors having a plurality of transistors and a plurality of programmable fuses connected in parallel with corresponding channels of the plurality of transistors; A lower transistor and a fuse array connected between the voltage dividing node and ground, the plurality of transistors having a different size and a plurality of programmable fuses connected in parallel with corresponding channels of the plurality of transistors; And a comparison unit configured to generate a level control signal by comparing a level of a reference voltage and a voltage appearing at the divided node with each other.

상기한 본 발명의 구성에 따르면, 퓨즈의 사용개수를 최소화 하면서도 미세한 레벨 트리밍이 이루어지는 이점이 있다.According to the configuration of the present invention described above, there is an advantage that fine level trimming is performed while minimizing the number of fuses.

도 1은 통상적인 퓨즈 프로그래머블 전압 발생기의 회로도1 is a circuit diagram of a conventional fuse programmable voltage generator

도 2는 본 발명에 따른 퓨즈 프로그래머블 전압 발생기의 회로도2 is a circuit diagram of a fuse programmable voltage generator according to the present invention.

도 3 및 도 4는 각기 도 1 및 도 2에 따른 시뮬레이션 파형도3 and 4 are simulation waveform diagrams according to FIGS. 1 and 2, respectively.

이하에서는 퓨즈의 사용개수를 최소화 하면서도 미세한 레벨 트리밍이 이루어 지도록 하는 퓨즈 프로그래머블 전압 발생기의 바람직한 실시 예가 첨부한 도면을 참조로 상세히 설명될 것이다.Hereinafter, a preferred embodiment of a fuse programmable voltage generator that allows fine level trimming while minimizing the number of fuses will be described in detail with reference to the accompanying drawings.

먼저, 본 발명의 실시 예에서는 바이너리(binary)코드 형태의 퓨즈 및 트랜지스터 사이즈 조정을 통해 보다 적은 수의 퓨즈를 사용하여 많은 변화 스텝을 갖도록 하기 위해 도 2와 같은 회로구성을 갖는다. 이에 따라 보다 정밀한 레벨 트리밍이 효율적으로 이루어지도록 하는 것이다.First, the embodiment of the present invention has a circuit configuration as shown in FIG. 2 in order to have a large number of change steps using a smaller number of fuses by adjusting the size of a fuse and a binary code. As a result, more precise level trimming can be efficiently performed.

도 2를 참조하면, 프로그래머블 퓨즈를 사용한 내부전원전압(IVC)레벨 트리밍 회로가 보여진다. 도면을 참조하면, 레벨 제어신호에 응답하여 출력전압을 구동하는 드라이버(P1)와, 상기 드라이버의 출력단과 분압노드간에 연결되며 서로 다른 사이즈를 갖는 복수의 트랜지스터(T1-T4)와 상기 복수의 트랜지스터의 대응되는 채널과 병렬로 연결된 복수의 프로그램 가능 퓨즈로 이루어진 상부 트랜지스터 및 퓨즈 어레이(20)와, 상기 분압노드와 접지간에 연결되며 서로 다른 사이즈를 갖는 복수의 트랜지스터(T5-T8)와 상기 복수의 트랜지스터의 대응되는 채널과 병렬로 연결된 복수의 프로그램 가능 퓨즈로 이루어진 하부 트랜지스터 및 퓨즈 어레이(30)와, 기준전압과 상기 분압노드에 나타나는 전압의 레벨을 서로 비교하여 상기 레벨 제어신호를 생성하는 비교부(10)로 구성된다.2, there is shown an internal power supply voltage (IVC) level trimming circuit using a programmable fuse. Referring to the drawings, a driver P1 for driving an output voltage in response to a level control signal, a plurality of transistors T1-T4 and a plurality of transistors connected between an output terminal of the driver and a divided node and having different sizes, respectively. An upper transistor and a fuse array 20 comprising a plurality of programmable fuses connected in parallel with corresponding channels of the plurality of transistors, a plurality of transistors T5-T8 and a plurality of transistors connected between the voltage divider node and ground and having different sizes; A lower transistor and a fuse array 30 including a plurality of programmable fuses connected in parallel with a corresponding channel of the transistor, and a comparator configured to compare the level of the reference voltage and the voltage appearing at the voltage divider node to generate the level control signal. It consists of (10).

상기 상부 트랜지스터 및 퓨즈 어레이(20)내의 상기 트랜지스터의 사이즈는 상기 분압노드에서부터 차례로 1X(X는 첫 번째 트랜지스터의 사이즈), 2X, 4X.....2N-1X 로 증가하며, 상기 하부 트랜지스터 및 퓨즈 어레이(30)내의 상기 트랜지스터의 사이즈는 상기 분압노드에서부터 차례로 1Y(Y는 첫 번째 트랜지스터의 사이즈), 2Y, 4Y.....2N-1Y 로 증가한다.The size of the transistor in the upper transistor and fuse array 20 increases from the voltage divider node in order to 1X (X is the size of the first transistor), 2X, 4X ..... 2 N-1 X, and the lower The size of the transistor in transistor and fuse array 30 increases from the voltage divider node to 1Y (Y is the size of the first transistor), 2Y, 4Y ..... 2 N-1 Y.

도 2에서와 같이 퓨즈와 연결된 트랜지스터의 사이즈를 1X,2X,4X .......2N-1X 로 하여 구성하면, 회로의 동작은 도 1의 설명과 같으나, N개의 퓨즈를 사용하면서도 2N-1개의 레벨 스텝을 구현할 수 있다. 결국, 도 2와 같은 회로의 구성에 따르면, 종래와 동일한 퓨즈 개수를 사용시 종래의 경우보다 많은 레벨 트리밍 스텝 수을 구현할 수 있어, 종래의 경우보다 세밀한 레벨 트리밍이 가능한 것이다.If the size of the transistor connected to the fuse as shown in Figure 2 configured to 1X, 2X, 4X ....... 2 N-1 X, the operation of the circuit is the same as described in Figure 1, but using N fuses Yet 2 N-1 level steps can be implemented. As a result, according to the configuration of the circuit as shown in FIG. 2, when using the same number of fuses as in the prior art, more number of level trimming steps can be realized than in the conventional case, and thus finer level trimming is possible in the conventional case.

이를 상세히 비교하면 다음과 같다. 종래의 써모메터 코드 형태의 퓨즈를 이용한 레벨 트리밍에 있어서는 N개의 레벨 스텝을 갖기 위해서는 N개의 퓨즈가 필요하게 된다. 즉, 퓨즈1, 퓨즈1+퓨즈2, ....퓨즈1+퓨즈2+퓨즈3+...퓨즈N 의 단계로퓨즈를 커팅하여 N개의 레벨을 구현하는데 비해, 본 발명의 실시 예에서는 바이너리 코드 형태의 퓨즈 트리밍 기법을 통해 보다 적은 수의 퓨즈 수로 많은 레벨 스텝 수을 갖도록 하여 동일한 트랜지스터 사이즈로도 미세조정을 할 수 있다. 예를들어, 종래기술의 경우 어레이 트랜지스터의 사이즈가 X이고 이 때의 저항을 R이라고 하면 퓨즈 커팅시 저항의 변화는 R,2R,3R,...NR 이 되어 퓨즈 커팅 개수에 의해 레벨이 결정되고 퓨즈의 커팅 조합과는 관계가 없다. 반면, 본 발명의 실시 예에서는 어레이 트랜지스터 사이즈가 X,2X,4X .... 이고 각각에 대해 퓨즈 커팅시 저항이 R,R/2,R/4... 이므로 각각의 퓨즈간의 조합이 가능하여 많은 레벨 스텝을 만들수 있고 또한 각각 다른 저항을 가지므로 미세조정을 할 수 있는 것이다.The detailed comparison is as follows. In the level trimming using a conventional thermocode type fuse, N fuses are required to have N level steps. That is, fuses 1, fuse 1 + fuse 2, .... fuse 1 + fuse 2 + fuse 3 + ... fuse N by cutting the fuse to implement the N levels, in the embodiment of the present invention The binary-coded fuse trimming technique allows fine tuning with the same transistor size, with fewer fuses and more level steps. For example, in the prior art, if the size of the array transistor is X and the resistance at this time is R, the resistance change at the time of fuse cutting becomes R, 2R, 3R, ... NR, and the level is determined by the number of fuse cutting. And the cutting combination of the fuse. On the other hand, in the embodiment of the present invention, since the array transistor sizes are X, 2X, 4X .... and the resistances of the fuses are R, R / 2, R / 4 ... for each, combinations between the fuses are possible. You can make a lot of level steps, and each one has a different resistance, so you can make fine adjustments.

레벨의 조정에 관한 이해는 도 3 및 도 4를 비교시 보다 명확해 질 것이다. 도 3은 도 1에 따른 출력신호의 시뮬레이션(simulation)결과이다. 가로축은 가변 노드의 전압레벨을 나타낸 것이고, 세로축은 출력신호의 전압레벨을 가리킨다. 도 3을 참조하면 업 다운 각각 5개의 퓨즈를 사용하여 구성하였을 경우에 업,다운 각각 5 스텝의 트리밍 레벨이 나타남을 알 수 있다.The understanding of adjusting the level will be clearer when comparing FIGS. 3 and 4. 3 is a simulation result of an output signal according to FIG. 1. The horizontal axis represents the voltage level of the variable node, and the vertical axis represents the voltage level of the output signal. Referring to FIG. 3, it can be seen that the trimming level of 5 steps in each of the up and down is shown when the fuse is configured using five up and down respectively.

도 4는 도 2의 회로에 따른 시뮬레이션 결과를 보인 것으로, 업, 다운 각기 3개의 퓨즈를 사용하더라도 총 7 스텝의 트리밍 레벨이 나타남을 알 수 있다. 두 결과의 비교로서 명백하듯이, 본 발명의 실시 예를 적용한 경우가 적은 수의 퓨즈로 더 많은 레벨 스텝을 얻을 수 있고 미세한 트리밍도 가능함을 알 수 있게 된다.4 shows a simulation result according to the circuit of FIG. 2, and it can be seen that trimming levels of 7 steps are shown even when three fuses, up and down, are used. As is apparent from the comparison of the two results, it can be seen that the embodiment of the present invention can obtain more level steps with fewer fuses and finer trimming.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 아래의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 예를 들어, 트랜지스터의 개수를 사안에 따라 가감구성할 수 있으며, 트랜지스터들의 사이즈의 차이도 변화시킬 수 있음은 물론이다.While the above has been described with reference to the preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the present invention described in the claims below. I can understand that you can. For example, the number of transistors can be added or subtracted according to a case, and the difference in size of the transistors can of course be changed.

상기한 바와 같은 본 발명에 따르면, 퓨즈의 사용개수를 최소화 하면서도 미세한 레벨 트리밍을 행하는 효과를 갖는다.According to the present invention as described above, it has the effect of performing fine level trimming while minimizing the number of fuses.

Claims (5)

퓨즈를 사용하여 레벨 트리밍 동작을 행하는 전압발생 회로에 있어서:In a voltage generating circuit which uses a fuse to perform a level trimming operation: 레벨 제어신호에 응답하여 출력전압을 구동하는 드라이버와;A driver for driving an output voltage in response to the level control signal; 상기 드라이버의 출력단과 분압노드간에 연결되며, 서로 다른 사이즈를 갖는 복수의 트랜지스터와 상기 복수의 트랜지스터의 대응되는 채널과 병렬로 연결된 복수의 프로그램 가능 퓨즈로 이루어진 상부 트랜지스터 및 퓨즈 어레이와;An upper transistor and a fuse array connected between an output terminal of the driver and a divided node, the plurality of transistors having different sizes and a plurality of programmable fuses connected in parallel with corresponding channels of the plurality of transistors; 상기 분압노드와 접지간에 연결되며, 서로 다른 사이즈를 갖는 복수의 트랜지스터와 상기 복수의 트랜지스터의 대응되는 채널과 병렬로 연결된 복수의 프로그램 가능 퓨즈로 이루어진 하부 트랜지스터 및 퓨즈 어레이와;A lower transistor and a fuse array connected between the voltage dividing node and ground and having a plurality of transistors having different sizes and a plurality of programmable fuses connected in parallel with corresponding channels of the plurality of transistors; 기준전압과 상기 분압노드에 나타나는 전압의 레벨을 서로 비교하여 상기 레벨 제어신호를 생성하는 비교부를 구비함을 특징으로 하는 회로.And a comparator configured to generate a level control signal by comparing a level of a reference voltage and a voltage appearing at the divided node with each other. 제1항에 있어서, 상기 드라이버는, 전원전압에 소오스가 연결되고 드레인으로 상기 출력전압을 출력하며 게이트로 상기 레벨제어 신호를 수신하는 피형 모오스 트랜지스터로 구성됨을 특징으로 하는 회로.The circuit of claim 1, wherein the driver comprises a morphed transistor having a source connected to a power supply voltage, outputting the output voltage to a drain, and receiving the level control signal to a gate. 제1항에 있어서, 상기 상부 트랜지스터 및 퓨즈 어레이내의 상기 트랜지스터의 사이즈는 상기 분압노드에서부터 차례로 1X(X는 첫 번째 트랜지스터의 사이즈), 2X, 4X.....2N-1X 로 증가함을 특징으로 하는 회로.The method of claim 1, wherein the size of the transistor in the upper transistor and the fuse array increases from the voltage divider node to 1X (X is the size of the first transistor), 2X, 4X ..... 2 N-1 X. Circuit characterized in that. 제3항에 있어서, 상기 하부 트랜지스터 및 퓨즈 어레이내의 상기 트랜지스터의 사이즈는 상기 분압노드에서부터 차례로 1Y(Y는 첫 번째 트랜지스터의 사이즈), 2Y, 4Y.....2N-1Y 로 증가함을 특징으로 하는 회로.4. The method of claim 3, wherein the size of the transistors in the lower transistor and the fuse array increases from the voltage divider node to 1Y (Y is the size of the first transistor), 2Y, 4Y ..... 2 N-1 Y. Circuit characterized in that. 반도체 메모리 장치에 채용하기 적합한 레벨 컨버터의 전압레벨 트리밍 방법에 있어서:In the voltage level trimming method of a level converter suitable for use in semiconductor memory devices: 분압노드를 기준으로 대칭적으로 서로 다른 사이즈를 갖는 복수의 업 다운 트랜지스터와 상기 복수의 업 다운 트랜지스터의 대응되는 채널과 병렬로 연결된 복수의 프로그램 가능 퓨즈로 이루어진 어레이를 준비하는 단계와;Preparing an array of a plurality of up-down transistors having symmetrically different sizes with respect to the divided node and a plurality of programmable fuses connected in parallel with corresponding channels of the plurality of up-down transistors; 상기 퓨즈들과 연결된 업 트랜지스터들과 다운 트랜지스터들간의 저항 분배에 의해서 결정되는 분압레벨과 기준레벨을 바이너리 코드 형태로 비교하여 상기 레벨 컨버터의 출력레벨을 제어하는 단계를 가짐을 특징으로 하는 방법.And controlling the output level of the level converter by comparing the divided level and the reference level determined by the resistance distribution between the up transistors and the down transistors connected to the fuses in a binary code form.
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* Cited by examiner, † Cited by third party
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KR101503102B1 (en) * 2010-03-18 2015-03-16 세이코 인스트루 가부시키가이샤 Voltage divider circuit and semiconductor device
CN111445943A (en) * 2020-04-15 2020-07-24 武汉金汤信安科技有限公司 On-chip one-time programmable circuit
US11776644B2 (en) 2021-03-05 2023-10-03 Samsung Electronics Co., Ltd. Voltage trimming circuit

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