KR20030002176A - Circuit for power on reset - Google Patents

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KR20030002176A KR1020010038921A KR20010038921A KR20030002176A KR 20030002176 A KR20030002176 A KR 20030002176A KR 1020010038921 A KR1020010038921 A KR 1020010038921A KR 20010038921 A KR20010038921 A KR 20010038921A KR 20030002176 A KR20030002176 A KR 20030002176A
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Abstract

PURPOSE: A power on reset circuit is provided to generate a stable reset signal in case the rising period of a power voltage is long and the variation of a driving voltage is wide. CONSTITUTION: A power on reset circuit includes a first power on reset detection block(100) provided with a pull-up device so as to implement a stable power up detection for a rising time and a start voltage of an initial power, a second power up detection block(200) provided with a discharge path not to react with a noise by receiving an output signal(NET11) from the first power on reset detection block(100), N bit binary counter block(300) for generating a reset release signal(RELEASE) by receiving the output signal(POR-DET) of the second power up detection block(200) as well as for generating a control signal(CS100), a first NAND gate(NAND100) for implementing a NAND combination for a disabled signal(STOP-DISABLE), a level detector(400) for detecting a level of the power which is controlled by receiving the output from inverted driving end(ENB) of the first NAND gate(NAND100), two bit decoder block(500) for selectively outputting an output signal(LEV-DET) of the level detector(400) through a first and a second paths(PATH1,PATH2) in response to a control signal(CS200), a first exclusive NOR gate(XNOR100) for exclusively NOR combining the reset release signals(RELEASE) of the N bit binary counter block(300) and an initial detection signal, a noise remove block(600), an S-R latch block(700) for outputting the control signal(CS200) and a first inverter(INV100) for outputting a power on reset signal(POR-RSTB) by inverting the output signal of the noise remove block(600).

Description

파워 온 리셋회로{CIRCUIT FOR POWER ON RESET}Power on reset circuit {CIRCUIT FOR POWER ON RESET}

본 발명은 파워 온 리셋회로에 관한 것으로, 특히 전원전압의 상승시간이 길거나 구동전압의 범위가 넓은 경우에 안정된 리셋신호를 발생시키며, 전원의 잡음에 대한 내성을 강화함과 아울러 초기전원이 0V가 아닌 경우에도 안정적인 리셋신호를 발생시킬 수 있도록 한 파워 온 리셋회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power-on reset circuit. In particular, a stable reset signal is generated when a rise time of the power supply voltage is long or a wide range of the driving voltage is provided. The present invention relates to a power-on reset circuit capable of generating a stable reset signal even in the case.

일반적으로, 파워 온 리셋회로는 초기 전원이 인가될 경우에 시스템의 초기화에 사용되는 리셋신호를 발생시키는 회로이다.In general, the power-on reset circuit is a circuit that generates a reset signal used to initialize the system when the initial power is applied.

종래의 기술을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings of the prior art as follows.

먼저, 도1은 종래의 기술을 보인 블록도로서, 이에 도시한 바와같이 초기 파워 온에 의한 전원전압의 상승을 검출하여 파워 온 리셋신호(POR)를 출력하는 파워 온 리셋검출부(1)와; 외부 리셋핀으로부터 인가되는 리셋신호(RST)를 반전하는 인버터(INV1)와; 상기 파워 온 리셋신호(POR)와 인버터(INV1)의 출력을 오아조합하는 오아게이트(OR1)와; 상기 오아게이트(OR1) 출력의 하강에지를 검출하는 하강에지 검출부(2)와; 상기 하강에지 검출부(2)의 출력신호에 따라 특정 데이터영역의 초기화 구성정보(D[0:7])가 출력되는 메모리부(3)와; 상기 오아게이트(OR1)의 출력신호를 리셋단(RE)에 입력받고, 외부 발진기로부터 입력되는 발진신호(OSC)를 클럭단(CK)에 입력받아 리셋 해제신호(RELEASE)를 출력하는 이진카운터(4)와; 상기 오아게이트(OR1)의 출력을 제1입력단(S)에 입력받고, 상기 리셋 해제신호(RELEASE)를 제2입력단(R)에 입력받아 반전출력단(QB)을 통해 시스템 리셋신호(SYS-RST)를 출력하는 래치부(5)로 구성된다.First, FIG. 1 is a block diagram showing a conventional technology, and as shown therein, a power-on reset detection unit 1 which detects an increase in power supply voltage due to initial power-on and outputs a power-on reset signal POR; An inverter INV1 for inverting the reset signal RST applied from the external reset pin; An oar gate OR1 which orally combines the power-on reset signal POR with the output of the inverter INV1; A falling edge detector (2) for detecting a falling edge of the output of the OR gate; A memory unit 3 for outputting initialization configuration information D [0: 7] of a specific data area according to the output signal of the falling edge detection unit 2; Binary counter for receiving the output signal of the OR gate (OR1) to the reset terminal (RE), the oscillation signal (OSC) input from the external oscillator to the clock terminal (CK) and outputs a reset release signal (RELEASE) ( 4) and; The output of the OR gate OR1 is input to the first input terminal S, the reset release signal RELEASE is input to the second input terminal R, and the system reset signal SYS-RST is provided through the inversion output terminal QB. ) Is composed of a latch section 5 for outputting.

이하, 상기한 바와같은 종래 기술의 동작을 상세히 설명한다.Hereinafter, the operation of the prior art as described above will be described in detail.

먼저, 초기 파워 온에 의해 전원전압이 저전위에서 고전위로 상승하면, 상기 파워 온 리셋검출부(1)가 고전위 펄스를 파워 온 리셋신호(POR)로 출력한다.First, when the power supply voltage rises from the low potential to the high potential due to the initial power on, the power on reset detection unit 1 outputs a high potential pulse as the power on reset signal POR.

이때, 도2a는 상기 파워 온 리셋검출부(1)의 일 예를 보인 회로도로서, 이에 도시한 바와같이 전원전압(VDD)과 접지 사이에 순차 접속된 커패시터(C1), 저항(R1) 및 드레인-게이트 접속 엔모스 트랜지스터(NM1)와; 상기 커패시터(C1)와 저항(R1)의 접속점(Na) 출력을 순차 반전하여 파워 온 리셋신호(POR)로 출력하는 인버터(INV2,INV3)로 구성되며, 여기서 커패시터(C1)와 저항(R1)의 접속점(Na) 전위(VNa)는 아래의 수학식1과 같이 변화된다.2A is a circuit diagram illustrating an example of the power-on reset detector 1, and as shown therein, a capacitor C1, a resistor R1, and a drain − sequentially connected between the power supply voltage VDD and the ground. A gate connection NMOS transistor NM1; Inverters INV2 and INV3 output the power-on reset signal POR by sequentially inverting the output of the connection point Na of the capacitor C1 and the resistor R1, wherein the capacitor C1 and the resistor R1 are outputted. The connection point (Na) of potential (V Na ) of is changed as shown in Equation 1 below.

RTot는 상기 저항(R1)과 엔모스 트랜지스터(NM1)의 총 저항값.R Tot is a total resistance value of the resistor R1 and the NMOS transistor NM1.

따라서, 상기 커패시터(C1)와 저항(R1)의 접속점(Na) 전위(VNa)는 파워 온에 의해 전원전압(VDD)이 상승하는 초기에 전원전압(VDD)과 비례하여 일정하게 상승함으로써, 인버터(INV2,INV3)를 통해 파워 온 리셋신호(POR)가 고전위로 출력된다.이때, 커패시터(C1)와 저항(R1)의 접속점(Na) 전위(VNa)는 전원전압(VDD)의 상승시간에 반비례한다.Therefore, the connection point (Na) potential (V Na ) of the capacitor (C1) and the resistor (R1) rises in proportion to the power supply voltage (VDD) at an initial stage when the power supply voltage (VDD) increases due to power-on, an inverter (INV2, INV3) a power-on reset signal (POR) through are output to the high potential. in this case, the increase of the capacitor (C1) and the resistor (R1) connecting point (Na) potential (V Na) is the power supply voltage (VDD) of Inversely proportional to time.

한편, 상기 커패시터(C1)와 저항(R1)의 접속점(Na) 전위(VNa)가 상승하면, 드레인과 게이트가 공통접속된 엔모스 트랜지스터(NM1)가 포화(saturation) 영역에 진입하게 되어 엔모스 트랜지스터(NM1)의 저항성분이 점차로 감소됨에 따라 임계점을 지나게 되면, 상기 커패시터(C1)와 저항(R1)의 접속점(Na) 전위(VNa)가 저전위로 방전되어 상기 파워 온 리셋신호(POR)가 저전위로 천이한다.On the other hand, when the connection point (Na) potential (V Na ) of the capacitor (C1) and the resistor (R1) rises, the NMOS transistor NM1 having a common drain and gate connected enters a saturation region. When the MOS transistor (NM1) resistance minutes gradually past the critical point, depending on the decreased of the capacitor (C1) and the connection point (Na) potential (V Na) is discharged over the low potential the power-on reset signal (POR) of the resistor (R1) Transitions to a low potential.

따라서, 파워 온 리셋검출부(1)는 초기 파워 온에 의해 전원전압(VDD)이 저전위에서 고전위로 상승할 때, 파워 온 리셋신호(POR)를 고전위 펄스로 출력한다.Therefore, when the power supply voltage VDD rises from the low potential to the high potential by the initial power-on, the power-on reset detection unit 1 outputs the power-on reset signal POR as a high potential pulse.

그리고, 도2b는 상기 파워 온 리셋검출부(1)의 다른 예를 보인 회로도로서, 이에 도시한 바와같이 전원전압(VDD)과 접지 사이에 순차접속된 게이트-드레인 접속 피모스 트랜지스터(PM1) 및 커패시터(C2)와; 상기 피모스 트랜지스터(PM1)와 커패시터(C2)의 접속점(Nb) 출력을 반전하여 파워 온 리셋신호(POR)로 출력하는 인버터(INV4)로 구성된다. 이때, 상기 피모스 트랜지스터(PM1)와 커패시터(C2)의 접속점(Nb) 전위(VNb)는 피모스 트랜지스터(PM1)의 저항값과 커패시터(C2)의 용량에 의해 전원전압(VDD)이 인가되는 초기에 충전이 이루어져 저전위 레벨을 유지하다가 전원전압(VDD)의 상승에 비례하여 점차 상승한다.FIG. 2B is a circuit diagram illustrating another example of the power-on reset detector 1, and as illustrated therein, the gate-drain connection PMOS transistor PM1 and the capacitor sequentially connected between the power supply voltage VDD and the ground are shown. (C2); The inverter INV4 outputs the power-on reset signal POR by inverting the output of the connection point Nb of the PMOS transistor PM1 and the capacitor C2. At this time, the PMOS transistor, the connection point (Nb) potential of (PM1) and a capacitor (C2) (V Nb) is applied with a power supply voltage (VDD) by the capacity of the resistance value and the capacitor (C2) of the PMOS transistor (PM1) At the initial stage of charging, the charging is performed to maintain the low potential level and then gradually increase in proportion to the increase of the power supply voltage VDD.

따라서, 상기 피모스 트랜지스터(PM1)와 커패시터(C2)의 접속점(Nb) 전위(VNb)가 초기에 저전위 레벨을 유지하는 동안 인버터(INV4)를 통해 반전되어 파워 온 리셋신호(POR)가 고전위로 출력되며, 전원전압(VDD)의 상승에 비례하여 상승하게 되면, 저전위로 천이되어 파워 온 리셋검출부(1)는 초기 파워 온에 의해 전원전압(VDD)이 저전위에서 고전위로 상승할 때, 파워 온 리셋신호(POR)를 고전위 펄스로 출력한다.Accordingly, the potential V Nb of the connection point Nb of the PMOS transistor PM1 and the capacitor C2 is inverted through the inverter INV4 while initially maintaining the low potential level, thereby turning on the power-on reset signal POR. When the power supply voltage VDD rises from the low potential to the high potential by the initial power-on, when the power supply is output at high potential and rises in proportion to the increase of the power supply voltage VDD, the power transition resets to a low potential. The power-on reset signal POR is output as a high potential pulse.

그러나, 상기한 바와같은 도2b의 구성은 피모스 트랜지스터(PM1)와 커패시터(C2)의 접속점(Nb) 전위의 방전경로(discharge path)가 없으므로, 칩의 정상동작이 이루어진 다음 다시 리셋시켜 재동작을 수행할 때, 상기 파워 온 리셋신호(POR)가 발생하지 않게 되는 문제점이 있다.However, the configuration of FIG. 2B as described above does not have a discharge path at the potential of the connection point Nb of the PMOS transistor PM1 and the capacitor C2, so that the chip is normally operated and then reset again. In this case, the power-on reset signal POR is not generated.

한편, 상기 오아게이트(OR1)는 외부 리셋핀에서 입력되는 리셋신호(RST)를 반전시킨 인버터(INV1)의 출력과 상기한 바와같이 출력되는 파워 온 리셋신호(POR)를 오아조합하여 초기 파워 온에 의해 전원전압(VDD)이 상승할 경우 또는 외부리셋이 발생할 경우에 고전위 펄스를 출력한다.On the other hand, the OR gate OR1 is initially initialized by combining the output of the inverter INV1 inverting the reset signal RST input from the external reset pin with the power-on reset signal POR output as described above. When the power supply voltage VDD rises or an external reset occurs, a high potential pulse is output.

그리고, 상기 하강에지 검출부(2)는 상기 오아게이트(OR1) 출력의 하강에지를 검출하여 메모리부(3) 특정 데이터영역으로부터 초기화 구성정보(D[0:7])가 출력될 수 있도록 출력신호를 발생시킨다.The falling edge detector 2 detects the falling edge of the output of the OR gate OR1 and outputs the initialization configuration information D [0: 7] from the specific data area of the memory unit 3. Generates.

한편, 상기 이진카운터(4)는 상기 오아게이트(OR1)로부터 초기 파워 온에 의해 전원전압(VDD)이 상승할 경우 또는 외부리셋이 발생할 경우에 출력되는 고전위 펄스를 리셋단(RE)에 입력받아 초기 파워 온이나 외부리셋이 발생할 경우에 초기화된 다음 외부 발진기의 발진 안정시간을 확보할 수 있도록 클럭단(CK)에 입력되는 외부 발진기의 발진신호(OSC)를 카운팅하다가 오버플로우(overflow)가 발생하면,비로소 리셋 해제신호(RELEASE)를 출력한다.On the other hand, the binary counter 4 inputs a high-potential pulse that is output when the power supply voltage VDD rises or the external reset occurs due to initial power-on from the OR gate OR1 to the reset terminal RE. When the initial power-on or external reset occurs, the oscillation signal (OSC) of the external oscillator input to the clock stage (CK) is counted to ensure the oscillation settling time of the external oscillator. If so, the reset release signal RELEASE is output.

그리고, 상기 래치부(5)는 상기 오아게이트(OR1)로부터 초기 파워 온에 의해 전원전압(VDD)이 상승할 경우 또는 외부리셋이 발생할 경우에 출력되는 고전위 펄스가 제1입력단(S)에 입력되고, 상기 이진카운터(4)의 리셋 해제신호(RELEASE)가 제2입력단(R)에 입력됨에 따라 반전출력단(QB)에서 출력되는 시스템 리셋신호(SYS-RST)는 초기 고전위 상태에서 제1입력단(S)에 고전위 펄스가 인가되면, 저전위로 천이하고, 이후에 이진카운터(4)의 카운팅 시간이 경과한 리셋 해제신호(RELEASE)가 제2입력단(R)에 인가되면, 비로소 고전위로 천이하는 시스템 리셋신호(SYS-RST)를 출력한다.In addition, the latch unit 5 outputs a high-potential pulse to the first input terminal S when the power supply voltage VDD rises or the external reset occurs due to initial power-on from the OR gate OR1. As the reset release signal RELEASE of the binary counter 4 is input to the second input terminal R, the system reset signal SYS-RST output from the inversion output terminal QB is generated in the initial high potential state. When the high potential pulse is applied to the first input terminal S, when the high potential pulse is applied to the second input terminal R, the reset release signal RELEASE is applied to the second input terminal R after the counting time of the binary counter 4 has elapsed. Outputs a system reset signal (SYS-RST) that transitions upward.

그러나, 상기한 바와같은 종래의 파워 온 리셋회로는 전원전압의 상승이 느린 시간(VDD slow rise time)에서 파워 온 리셋신호의 출력 레벨로는 칩 리셋이 이루어 지지 않거나, 메모리를 센싱하기에 너무 낮은 문제점이 있다.However, in the conventional power-on reset circuit as described above, a chip reset is not performed at the output level of the power-on reset signal at a time when the power supply voltage rises slowly (VDD slow rise time) or is too low to sense the memory. There is a problem.

그리고, 전원의 잡음에 의해 파워 온 리셋신호가 다시 발생하여 원치 않는 칩 리셋이 발생되는 문제점이 있다.In addition, the power-on reset signal is generated again by the noise of the power supply, causing an unwanted chip reset.

그리고, 전원전압의 레벨이 1V 정도에서 리셋이 시작될 경우에는 파워 온 리셋신호가 발생하지 않아 칩 리셋이 이루어지지 않는 문제점 있다.In addition, when the reset is started when the level of the power supply voltage is about 1V, the power-on reset signal does not occur, thereby preventing chip reset.

따라서, 본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 전원전압의 상승시간이 길거나 구동전압의 범위가 넓은 경우에 안정된 리셋신호를 발생시키며, 전원의 잡음에 대한 내성을 강화함과 아울러 초기전원이 0V가 아닌 경우에도 안정적인 리셋신호를 발생시킬 수 있는 파워 온 리셋회로를 제공하는데 있다.Accordingly, the present invention has been made to solve the above-described problems, and an object of the present invention is to generate a stable reset signal when the rise time of the power supply voltage is long or the driving voltage is wide, and the noise of the power supply is generated. In addition to strengthening the immunity to the power supply is to provide a power-on reset circuit that can generate a stable reset signal even if the initial power supply is not 0V.

도1은 종래의 기술을 보인 블록도.1 is a block diagram showing a conventional technology.

도2a 및 도2b는 도1에 있어서, 파워 온 리셋검출부의 서로다른 예를 보인 회로도.2A and 2B are circuit diagrams showing different examples of the power-on reset detection unit in Fig. 1;

도3은 본 발명에 의한 파워 온 리셋회로의 예시도.Figure 3 is an illustration of a power on reset circuit according to the present invention.

도4는 도3에 있어서, 주요신호에 대한 파형도.Fig. 4 is a waveform diagram of a main signal in Fig. 3;

도5는 도3에 있어서, 제1파워 업 검출부의 상세회로도.FIG. 5 is a detailed circuit diagram of a first power up detection section in FIG. 3; FIG.

도6은 도3에 있어서, 제2파워 업 검출부의 상세회로도.6 is a detailed circuit diagram of a second power up detection section in FIG.

도7a 내지 도7d는 도5 및 도6에 있어서, 주요부분에 대한 전압레벨을 보인 시뮬레이션도.7A to 7D are simulation diagrams showing voltage levels for main parts in FIGS. 5 and 6;

도8은 도3에 있어서, N 비트 바이너리 카운터부의 상세회로도.8 is a detailed circuit diagram of an N-bit binary counter section in FIG.

***도면의 주요부분에 대한 부호의 설명****** Explanation of symbols for main parts of drawing ***

100,200:제1,제2파워 업 검출부300:N 비트 바이너리 카운터부100,200: first and second power up detection unit 300: N-bit binary counter

NAND100:제1낸드게이트400:레벨검출부NAND100: First NAND Gate 400: Level Detector

500:2 비트 디코더부XNOR100:제1배타적 노아게이트500: 2 bit decoder unit XNOR 100: First exclusive no-gate

600:잡음제거부700:S-R 래치부600: Noise canceling section 700: S-R latch section

INV100:제1인버터INV100: 1st Inverter

상기한 바와같은 본 발명의 목적을 달성하기 위한 파워 온 리셋회로는 초기 전원의 상승시간과 시작전압에 대해서 안정적인 파워 업 검출을 수행할 수 있도록 풀업 수단을 구비한 제1파워 업 검출부와; 상기 제1파워 업 검출부의 출력신호를 입력받아 잡음에 대하여 반응하지 않도록 방전경로가 구비된 제2파워 업 검출부와; 상기 제2파워 업 검출부의 출력신호를 입력받아 외부 발진기의 발진이 이루어진 뒤의 일정 시간까지 지연시킴과 아울러 외부 발진기의 발진신호에 동기되는 리셋 해제신호를 발생시키며, 아울러 메모리 영역에 저장된 초기 설정에 대한 데이터를 읽어올 수 있도록 제1제어신호를 발생시키는 N 비트 바이너리 카운터부와; 상기 N 비트 바이너리 카운터부의 리셋 해제신호와 정지모드일 경우에 디세이블되는 신호를 낸드조합하는 제1낸드게이트와; 상기 제1낸드게이트의 출력에 따라 구동제어되어 전원의 레벨을 검출하며, 상기 N 비트 바이너리 카운터부의 제1제어신호에 의해 읽혀진 메모리 영역에 저장된 데이터를 통해 전원검출 레벨의 변경이 가능하도록 설계된 레벨검출부와; 상기 레벨검출부의 출력신호를 제2제어신호에 따라 서로 다른 경로로 선택출력하는 2 비트 디코더부와; 상기 2 비트 디코더부의 제1경로를 통해 출력되는 신호와 상기 N 비트 바이너리 카운터부의 리셋 해제신호를 배타적 노아조합하는 제1배타적 노아게이트와; 상기 제1배타적 노아게이트의 출력신호로부터 잡음을 제거하는 잡음제거부와; 상기 잡음제거부의 출력신호를 세트단에 입력받고,상기 N 비트 바이너리 카운터부의 리셋 해제신호를 리세트단에 입력받아 출력단을 통해 상기 2 비트 디코더부의 출력경로를 선택할 수 있도록 제2제어신호를 출력하는 S-R 래치부와; 상기 잡음제거부의 출력신호를 반전시켜 파워 온 리셋신호로 출력하는 제1인버터를 구비하여 구성되는 것을 특징으로 한다.A power-on reset circuit for achieving the object of the present invention as described above comprises a first power-up detection unit having a pull-up means for performing a stable power-up detection for the rise time and start voltage of the initial power source; A second power up detector provided with a discharge path so as not to receive an output signal of the first power up detector and react with noise; The output signal of the second power up detection unit is input to delay the predetermined time after the oscillation of the external oscillator is generated and generates a reset release signal synchronized with the oscillation signal of the external oscillator. An N-bit binary counter unit for generating a first control signal to read data about the second control signal; A first NAND gate NAND combining the reset release signal of the N-bit binary counter unit and the signal disabled in the stop mode; A level detection unit designed to be driven according to an output of the first NAND gate to detect a level of power, and to change a power detection level through data stored in a memory area read by a first control signal of the N-bit binary counter; Wow; A two-bit decoder for selectively outputting the output signal of the level detector to different paths according to a second control signal; A first exclusive no-gate combining an output signal through the first path of the 2-bit decoder unit and a reset release signal of the N-bit binary counter unit; A noise removing unit for removing noise from an output signal of the first exclusive NOR gate; The output signal of the noise canceling unit is input to the set terminal, and the reset release signal of the N-bit binary counter unit is input to the reset terminal, and a second control signal is output to select an output path of the 2-bit decoder unit through an output terminal. An SR latch unit; And a first inverter for inverting the output signal of the noise canceling unit and outputting the inverted signal as a power-on reset signal.

상기한 바와같은 본 발명에 의한 파워 온 리셋회로를 첨부한 도면을 일 실시예로 하여 상세히 설명하면 다음과 같다.Referring to the accompanying drawings of the power-on reset circuit according to the present invention as described above in detail as an embodiment as follows.

도3은 본 발명에 의한 파워 온 리셋회로의 예시도로서, 이에 도시한 바와같이 초기 전원의 상승시간과 시작전압에 대해서 안정적인 파워 업 검출을 수행할 수 있도록 풀업 수단을 구비한 제1파워 업 검출부(100)와; 상기 제1파워 업 검출부(100)의 출력신호(NET11)를 입력받아 잡음에 대하여 반응하지 않도록 방전경로가 구비된 제2파워 업 검출부(200)와; 상기 제2파워 업 검출부(200)의 출력신호(POR-DET)를 입력받아 외부 발진기의 발진이 이루어진 뒤의 일정 시간까지 지연시킴과 아울러 외부 발진기의 발진신호에 동기되는 리셋 해제신호(RELEASE)를 발생시키며, 아울러 메모리 영역에 저장된 초기 설정에 대한 데이터를 읽어올 수 있도록 제어신호(CS100)를 발생시키는 N 비트 바이너리 카운터부(300)와; 상기 N 비트 바이너리 카운터부(300)의 리셋 해제신호(RELEASE)와 정지모드일 경우에 디세이블되는 신호(STOP-DISABLE)를 낸드조합하는 제1낸드게이트(NAND100)와; 상기 제1낸드게이트(NAND100)의 출력을 반전구동단(ENB)에 입력받아 구동제어되어 전원의 레벨을 검출하며, 상기 N 비트 바이너리 카운터부(300)의 제어신호(CS100)에 의해 읽혀진 메모리 영역에 저장된 데이터를 통해 전원검출 레벨의 변경이 가능하도록설계된 레벨검출부(400)와; 상기 레벨검출부(400)의 출력신호(LEV-DET)를 제어신호(CS200)에 따라 제1,제2경로(PATH1,PATH2)로 선택출력하는 2 비트 디코더부(500)와; 상기 2 비트 디코더부(500)의 제1경로(PATH1)를 통해 출력되는 초기 검출신호(INT-DET)와 N 비트 바이너리 카운터부(300)의 리셋 해제신호(RELEASE)를 배타적 노아조합하는 제1배타적 노아게이트(XNOR100)와; 상기 제1배타적 노아게이트(XNOR100)의 출력신호에서 잡음을 제거하는 잡음제거부(600)와; 상기 잡음제거부(600)의 출력신호를 세트단(S)에 입력받고, N 비트 바이너리 카운터부(300)의 리셋 해제신호(RELEASE)를 리세트단(R)에 입력받아 출력단(Q)을 통해 상기 2 비트 디코더부(500)의 출력경로를 선택할 수 있도록 제어신호(CS200)를 출력하는 S-R 래치부(700)와; 상기 잡음제거부(600)의 출력신호를 반전시켜 파워 온 리셋신호(POR-RSTB)로 출력하는 제1인버터(INV100)로 구성된다.FIG. 3 is an exemplary diagram of a power-on reset circuit according to the present invention. As shown therein, a first power-up detection unit having pull-up means for performing stable power-up detection for a rise time and a start voltage of an initial power source is shown in FIG. 100; A second power up detector 200 having a discharge path so as to receive the output signal NET11 of the first power up detector 100 and not react to noise; The output signal POR-DET of the second power up detection unit 200 is input, delayed to a predetermined time after the oscillation of the external oscillator is made, and the reset release signal RELEASE is synchronized with the oscillation signal of the external oscillator. An N-bit binary counter 300 for generating a control signal CS100 so as to read data about an initial setting stored in the memory area; A first NAND gate NAND 100 for NAND combining a reset release signal RELEASE of the N-bit binary counter 300 and a signal STOP-DISABLE in a stop mode; The output of the first NAND gate NAND100 is input to the inversion driving stage ENB to be driven to detect the level of the power supply, and the memory region read by the control signal CS100 of the N-bit binary counter 300. A level detection unit 400 designed to change a power detection level through data stored in the control unit; A two-bit decoder 500 for selectively outputting the output signal LEV-DET of the level detector 400 to the first and second paths PATH1 and PATH2 according to a control signal CS200; A first NOR combination of the initial detection signal INT-DET output through the first path PATH1 of the 2-bit decoder 500 and the reset release signal RELEASE of the N-bit binary counter 300. An exclusive Noah gate (XNOR100); A noise removing unit 600 for removing noise from an output signal of the first exclusive NOR gate XNOR 100; The output signal of the noise canceling unit 600 is input to the set terminal S, the reset release signal RELEASE of the N-bit binary counter unit 300 is input to the reset terminal R, and the output terminal Q is received. An SR latch unit 700 for outputting a control signal CS200 to select an output path of the 2-bit decoder unit 500 through the control unit; The first inverter INV100 is configured to invert the output signal of the noise canceling unit 600 and output the inverted signal as a power-on reset signal POR-RSTB.

이때, 상기 제2경로(PATH2)는 시스템의 정상동작 중에 전원의 변화를 검출하는 정상모드 검출신호(NOR-DET)가 출력된다.In this case, the second path PATH2 outputs a normal mode detection signal NOR-DET for detecting a change in power during normal operation of the system.

상기한 바와같은 본 발명에 의한 파워 온 리셋회로의 주요신호에 대한 파형을 도4의 파형도에 도시하였으며, 각 블럭별 구성 및 동작과정을 상세히 설명한다.The waveform of the main signal of the power-on reset circuit according to the present invention as described above is shown in the waveform diagram of FIG. 4, and the configuration and operation process for each block will be described in detail.

먼저, 도5는 상기 제1파워 업 검출부(100)를 보인 상세 회로도로서, 이에 도시한 바와같이 전원전압(VDD)과 제1노드(N11) 사이에 병렬접속된 제1,제2커패시터(C11,C12)와; 상기 제1노드(N11)와 접지 사이에 직렬접속된 제1엔모스 트랜지스터부(NM11)와; 상기 전원전압(VDD)과 제1노드(N11) 사이에 접속된 제1피모스 트랜지스터(PM11)와; 상기 제1노드(N11)의 전위를 순차 반전시키는 제1,제2인버터(INV11,INV12)와; 상기 전원전압(VDD)과 제2노드(N12) 사이에 접속된 제1저항(R11)과; 상기 제2노드(N12)와 접지 사이에 병렬접속되어 상기 제2인버터(INV12)의 출력전위(NET11)를 각각의 게이트에 입력받는 제2엔모스 트랜지스터부(NM12)와; 상기 제2노드(N12)의 전위를 순차 반전시키는 제3 내지 제5인버터(INV13∼INV15)와; 상기 전원전압(VDD)과 제5인버터(INV15)의 출력단 사이에 접속되어 제4인버터(INV14)의 출력을 게이트에 입력받는 제2피모스 트랜지스터(PM12)와; 상기 제5인버터(INV15)의 출력에 드레인과 게이트가 접속되며, 상기 제1엔모스 트랜지스터부(NM11) 각각의 게이트 및 제1피모스 트랜지스터(PM11)의 게이트에 소스가 접속된 제3엔모스 트랜지스터(NM13)와; 상기 전원전압(VDD)과 제3엔모스 트랜지스터(NM13)의 소스 사이에 접속되어 게이트에 제6인버터(INV16)를 통해 제3엔모스 트랜지스터(NM13)의 소스 전위를 입력받는 제3피모스 트랜지스터(PM13)와; 상기 제2인버터(INV12)의 출력전위(NET11)와 제4인버터(INV14)의 출력을 노아조합하는 노아게이트(NOR11)와; 상기 제3엔모스 트랜지스터(NM13)의 소스와 접지 사이에 접속되어 상기 노아게이트(NOR11)의 출력을 게이트에 입력받는 제4엔모스 트랜지스터(NM14)와; 상기 제3엔모스 트랜지스터(NM13)의 소스와 접지 사이에 접속되어 게이트와 소스가 공통접속된 제5엔모스 트랜지스터(NM15)로 구성된다.First, FIG. 5 is a detailed circuit diagram showing the first power up detection unit 100. As shown in FIG. 5, the first and second capacitors C11 connected in parallel between the power supply voltage VDD and the first node N11 are shown. , C12); A first NMOS transistor portion NM11 connected in series between the first node N11 and ground; A first PMOS transistor (PM11) connected between the power supply voltage (VDD) and the first node (N11); First and second inverters INV11 and INV12 for sequentially inverting the potential of the first node N11; A first resistor R11 connected between the power supply voltage VDD and a second node N12; A second NMOS transistor portion NM12 connected in parallel between the second node N12 and ground to receive an output potential NET11 of the second inverter INV12 to each gate; Third to fifth inverters INV13 to INV15 for sequentially inverting the potential of the second node N12; A second PMOS transistor PM12 connected between the power supply voltage VDD and the output terminal of the fifth inverter INV15 and receiving an output of the fourth inverter INV14 at a gate thereof; A third NMOS having a drain and a gate connected to an output of the fifth inverter INV15, and a source connected to a gate of each of the first NMOS transistor units NM11 and a gate of the first PMOS transistor PM11. A transistor NM13; A third PMOS transistor connected between the power supply voltage VDD and the source of the third NMOS transistor NM13 and receiving a source potential of the third NMOS transistor NM13 through a sixth inverter INV16 to a gate thereof; (PM13); A NOR gate NOR11 for NOR combining the output potential NET11 of the second inverter INV12 and the output of the fourth inverter INV14; A fourth NMOS transistor NM14 connected between a source of the third NMOS transistor NM13 and a ground to receive an output of the NOR gate NOR11 to a gate; The fifth NMOS transistor NM15 is connected between the source and the ground of the third NMOS transistor NM13 and commonly connected to the gate.

이하, 상기한 바와같은 제1파워 업 검출부(100)의 동작을 설명한다.Hereinafter, the operation of the first power up detection unit 100 as described above will be described.

먼저, 초기 전원이 0V 정도에서 전원전압(VDD) 레벨로 상승하기 시작하면, 제1노드(N11)의 전위가 초기 전원과 함께 상승하게 되며, 동시에 제1피모스 트랜지스터(PM11)가 도통되어 제1노드(N11)의 전위를 초기 전원과 동일한 값으로 끌어올리게 된다.First, when the initial power source starts to rise to the power supply voltage VDD level at about 0V, the potential of the first node N11 rises with the initial power source, and at the same time, the first PMOS transistor PM11 becomes conductive and The potential of one node N11 is raised to the same value as the initial power source.

이때, 제2인버터(INV12)의 출력 전위(NET11)도 초기 전원과 동일하게 상승하여 제2엔모스 트랜지스터부(NM12)를 도통시킴에 따라 제2노드(N12)가 저전위를 나타내고, 따라서 제3엔모스 트랜지스터(NM13)의 공통접속된 게이트와 드레인에 고전위가 인가되어 제1엔모스 트랜지스터부(NM11)를 도통시킨다.At this time, the output potential NET11 of the second inverter INV12 also rises in the same manner as the initial power supply to conduct the second NMOS transistor unit NM12, so that the second node N12 exhibits a low potential, and thus The high potential is applied to the gate and drain commonly connected to the three NMOS transistor NM13 to conduct the first NMOS transistor portion NM11.

상기 제1엔모스 트랜지스터부(NM11)가 도통되면, 제1노드(N11)의 전위가 접지전위를 나타내고, 따라서 제2인버터(INV12)의 출력 전위(NET11)도 저전위를 나타내게 되어 제2엔모스 트랜지스터부(NM12)를 차단시킴에 따라 제2노드(N12)가 고전위로 상승하지만, 드레인과 게이트가 공통접속된 제3엔모스 트랜지스터(NM13)에 의해 그 제3엔모스 트랜지스터(NM13)의 소스 측은 고전위를 유지하므로, 제1엔모스 트랜지스터(NM11)가 계속해서 도통상태를 유지할 수 있도록 하여 제1노드(NM11)를 접지전위로 고정시킨다.When the first NMOS transistor portion NM11 is turned on, the potential of the first node N11 represents the ground potential, and thus the output potential NET11 of the second inverter INV12 also exhibits a low potential. As the MOS transistor portion NM12 is blocked, the second node N12 rises to a high potential, but the third NMOS transistor NM13 having a common drain and gate is connected to the third NMOS transistor NM13. Since the source side maintains a high potential, the first NMOS transistor NM11 can be kept in a conductive state to fix the first node NM11 to the ground potential.

한편, 상기 전원전압(VDD)과 제1노드(N11) 사이에 병렬 접속된 제1,제2커패시터(C11,C12)에 전원 오프(off)시 방전경로가 없기 때문에 전원이 어느정도 축적(charge)된 상태이고, 초기 전원이 0V가 아닌 1V 정도에서 상승하게 될 경우에 제1노드(N11)의 전위는 0V에서 1V 정도까지만 상승하는 경우가 발생할 수 있으며, 이와같은 경우에 파워 업 검출신호가 출력되지 않게 된다.Meanwhile, since there is no discharge path when the power is turned off to the first and second capacitors C11 and C12 connected in parallel between the power supply voltage VDD and the first node N11, the power is charged to some extent. If the initial power supply rises from about 1V instead of 0V, the potential of the first node N11 may only increase from 0V to about 1V. In this case, the power-up detection signal is output. Will not be.

따라서, 상기 제1피모스 트랜지스터(PM11)가 제1노드(N11)의 전위를 초기 전원과 동일한 전위로 끌어 올려주도록 함으로써, 초기 전원이 1V 정도에서 상승할 경우에도 정상적인 파워 업 검출신호가 발생되도록 한다.Therefore, the first PMOS transistor PM11 raises the potential of the first node N11 to the same potential as the initial power supply, so that a normal power-up detection signal is generated even when the initial power supply rises at about 1V. do.

한편, 도6은 상기 제2파워 업 검출부(200)를 보인 상세 회로도로서, 이에 도시한 바와같이 전원전압(VDD)과 제1노드(N21) 사이에 직렬접속되며, 게이트에 상기 제1파워 업 검출부(100)의 제2인버터(INV12) 출력 전위(NET11)를 입력받는 제1피모스 트랜지스터(PM21) 및 게이트와 드레인이 공통 접속된 제2피모스 트랜지스터(PM22)와; 상기 제1노드(N21)와 접지 사이에 접속되어 게이트에 상기 제1파워 업 검출부(100)의 제2인버터(INV12) 출력 전위(NET11)를 입력받는 제1엔모스 트랜지스터(NM21)와; 상기 제1엔모스 트랜지스터(NM21)와 병렬로 상기 제1노드(N21)와 접지 사이에 접속된 제1커패시터(C21)와; 상기 제1엔모스 트랜지스터(NM21) 및 제1커패시터(C21)와 병렬로 상기 제1노드(N21)와 접지 사이에 접속되는 제2엔모스 트랜지스터(NM22) 및 제2커패시터(C22)와; 상기 제1노드(N21)의 출력 전위를 순차적으로 반전시키는 제1,제2인버터(INV21,INV22)와; 상기 제1파워 업 검출부(100)의 제2인버터(INV12)의 출력전위(NET11)와 상기 제2인버터(INV22)의 출력전위를 노아조합하는 제1노아게이트(NOR21)와; 상기 제1노아게이트(NOR21)의 출력을 반전시켜 제2엔모스 트랜지스터(NM22)의 게이트에 인가하는 제3인버터(INV23)와; 상기 제2엔모스 트랜지스터(NM22)의 소스와 제2커패시터(C22)의 접속점 출력전위(ORG21)를 순차 반전시켜 파워 온 검출신호(POR-DET)로 출력하는 제4 내지 제7인버터(INV24∼INV27)로 구성된다.FIG. 6 is a detailed circuit diagram illustrating the second power up detection unit 200, which is connected in series between the power supply voltage VDD and the first node N21 as shown in FIG. A first PMOS transistor PM21 receiving the second inverter INV12 output potential NET11 of the detector 100 and a second PMOS transistor PM22 having a gate and a drain connected in common; A first NMOS transistor NM21 connected between the first node N21 and ground and receiving a second inverter INV12 output potential NET11 of the first power-up detection unit 100 to a gate; A first capacitor (C21) connected between the first node (N21) and ground in parallel with the first NMOS transistor (NM21); A second NMOS transistor (NM22) and a second capacitor (C22) connected between the first node (N21) and a ground in parallel with the first NMOS transistor (NM21) and a first capacitor (C21); First and second inverters INV21 and INV22 for sequentially inverting the output potential of the first node N21; A first NOR gate NOR21 for quinoaly combining the output potential NET11 of the second inverter INV12 of the first power up detector 100 and the output potential of the second inverter INV22; A third inverter INV23 for inverting the output of the first NOR gate NOR21 and applying it to the gate of the second NMOS transistor NM22; Fourth to seventh inverters INV24 to output the power-on detection signal POR-DET by sequentially inverting the connection point output potential ORG21 of the source of the second NMOS transistor NM22 and the second capacitor C22. INV27).

이하, 상기한 바와같은 제2파워 업 검출부(200)의 동작을 설명한다.Hereinafter, the operation of the second power up detection unit 200 as described above will be described.

먼저, 제1파워 업 검출부(100)의 제2인버터(INV12) 출력전위(NET11)가 고전위인 동안에 제1노드(N21)와 제2엔모스 트랜지스터(NM22) 및 제2커패시터(C22)의접속점 출력전위(ORG21)는 접지전위에 따른 저전위가 나타나며, 상기 제1파워 업 검출부(100)의 제2인버터(INV12) 출력전위(NET11)가 저전위로 인가되면, 제2파워 업 검출부(200)의 동작이 이루어진다.First, the connection point of the first node N21, the second NMOS transistor NM22, and the second capacitor C22 while the second inverter INV12 output potential NET11 of the first power-up detection unit 100 has a high potential. The output potential ORG21 has a low potential according to the ground potential. When the output potential NET11 of the second inverter INV12 of the first power up detection unit 100 is applied at a low potential, the second power up detection unit 200 is applied. The operation is made.

즉, 제1파워 업 검출부(100)의 제2인버터(INV12) 출력전위(NET11)가 저전위로 인가되면, 제1커패시터(C21)에 충전이 이루어져 제1노드(N21)가 고전위를 나타내고, 이 고전위는 상기 제1,제2인버터(INV21,INV22)를 통해 반전되어 제1노아게이트(NOR21)에 고전위로 입력되므로, 제1노아게이트(NOR21)가 저전위를 출력하고, 이 저전위는 제3인버터(INV23)를 통해 반전되어 고전위가 제2엔모스 트랜지스터(NM22)의 게이트에 인가되어 그 제2엔모스 트랜지스터(NM22)를 도통시킴에 따라 제2커패시터(C22)에도 충전이 이루어진다.That is, when the second inverter INV12 output potential NET11 of the first power-up detection unit 100 is applied at a low potential, the first capacitor C21 is charged and the first node N21 indicates a high potential. Since the high potential is inverted through the first and second inverters INV21 and INV22 and input to the first NOR gate NOR21 at high potential, the first NOR21 NOR21 outputs a low potential and the low potential Is inverted through the third inverter INV23 so that the high potential is applied to the gate of the second NMOS transistor NM22 to conduct the second NMOS transistor NM22, thereby charging the second capacitor C22. Is done.

상기 제2커패시터(C22)의 충전으로 인해 제2엔모스 트랜지스터(NM22)와 제2커패시터(C22)의 접속점 출력전위(ORG21)도 저전위에서 고전위로 상승하며, 이 고전위는 제4 내지 제7인버터(INV24∼INV27)를 통해 순차적으로 반전되어 안정적인 파워 온 검출신호(POR-DET)로 출력된다.Due to the charging of the second capacitor C22, the connection point output potential ORG21 of the second NMOS transistor NM22 and the second capacitor C22 also rises from a low potential to a high potential, and the high potentials range from fourth to seventh. The inverters are sequentially inverted through the inverters INV24 to INV27 and output as a stable power-on detection signal POR-DET.

한편, 상기한 바와같이 동작하는 도중에 수십 ns 정도의 잡음이 유입되면, 제1파워 업 검출부(100)의 제2인버터(INV12) 출력전위(NET11)는 잡음과 유사한 짧은 파워 업 검출신호를 출력하여 제2파워 업 검출부(200)의 제1노드(N21)를 접지전위로 방전시킴과 아울러 상기 제2엔모스 트랜지스터(NM22)와 제2커패시터(C22)의 접속점 출력전위(ORG21)도 접지전위로 방전시키게 되지만, 상기 제2엔모스 트랜지스터(NM22)와 제2커패시터(C22)를 저항성이 크게 설계하면, 그 접속점출력전위(ORG21)는 접지전위까지 방전되지 않게 되어 파워 업 검출신호(POR-DET)는 잡음에 의해 출력상태가 변화하지 않게 된다.On the other hand, when noise of about tens of ns is introduced during the operation as described above, the second inverter INV12 output potential NET11 of the first power-up detector 100 outputs a short power-up detection signal similar to the noise. In addition to discharging the first node N21 of the second power up detection unit 200 to the ground potential, the connection point output potential ORG21 of the second NMOS transistor NM22 and the second capacitor C22 is also grounded. When the second NMOS transistor NM22 and the second capacitor C22 are designed to have high resistance, the connection point output potential ORG21 is not discharged to the ground potential, but the power-up detection signal POR-DET is discharged. ) Does not change the output state due to noise.

따라서, 잡음의 유입으로 파워 온 리셋에 의한 소자 동작중에 리셋되는 현상을 방지할 수 있다.Therefore, it is possible to prevent the phenomenon of resetting during operation of the device due to power on reset due to the influx of noise.

상기한 바와같은 제1,제2파워 업 검출부(100,200)의 주요부분에 대한 전압레벨을 도7a 내지 도7d의 시뮬레이션도에 나타냈다.The voltage levels of the main parts of the first and second power-up detection units 100 and 200 as described above are shown in the simulation diagrams of FIGS. 7A to 7D.

한편, 도8은 상기 N 비트 바이너리 카운터부(300)의 상세 회로도로서, 이에 도시한 바와같이 제2파워 업 검출부(200)의 파워 업 검출신호(POR-DET)를 각각의 리셋단(RB)에 입력받고, 외부발진기의 발진신호(OSC-CLK)를 각각의 클럭단(CK)에 입력받는 제1 내지 제N플립플롭(FF31∼FF3n)으로 구성되며, 제1플립플롭(FF31)의 입력단(IN)은 전원전압(VDD)에 접속되고, 후속 플립플롭(FF32∼FF3n)의 입력단(IN)은 이전 플립플롭(FF31∼FF3n-1)의 출력단(Q)에 접속되도록 구성된 카운터부(31)와; 상기 제1 내지 제3플립플롭(FF31∼FF33)의 출력단(Q) 출력을 낸드조합하는 제1낸드게이트(NAND31)와; 상기 제1낸드게이트(NAND31)의 출력을 반전시키는 제1인버터(INV31)와; 상기 제1인버터(INV31)의 출력 및 제4 내지 제N플립플롭(FF34∼FF3n)의 출력단(Q) 출력을 낸드조합하는 제2낸드게이트(NAND32)와; 상기 제2파워 업 검출부(200)의 파워 업 검출신호(POR-DET)를 반전시키는 제2인버터(INV32)와; 상기 제1,제2인버터(INV31,INV32)의 출력신호를 노아조합하여 제어신호(CS100)로 출력하는 제1노아게이트(NOR31)와; 상기 제1인버터(INV31)와 제2낸드게이트(NAND32)의 출력신호를 노아조합하여 리셋 해제신호(RELEASE)로 출력하는 제2노아게이트(NOR32)로 구성된다.8 is a detailed circuit diagram of the N-bit binary counter 300. As shown in FIG. 8, the power-up detection signal POR-DET of the second power-up detection unit 200 is reset to each reset stage RB. The first to Nth flip-flops FF31 to FF3n, which are inputted to the oscillation signal OSC-CLK of the external oscillator, to the respective clock stages CK, and the input terminal of the first flip-flop FF31. (IN) is connected to the power supply voltage VDD, and the input unit IN of the subsequent flip-flops FF32 to FF3n is connected to the output terminal Q of the previous flip-flops FF31 to FF3n-1. )Wow; A first NAND gate NAND31 for NAND combining the outputs of the output terminals Q of the first to third flip-flops FF31 to FF33; A first inverter (INV31) for inverting the output of the first NAND gate (NAND31); A second NAND gate NAND32 for NAND combining the output of the first inverter INV31 and the output of the output terminals Q of the fourth to Nth flip-flops FF34 to FF3n; A second inverter (INV32) for inverting the power-up detection signal (POR-DET) of the second power-up detection unit (200); A first NOR gate NOR31 for outputting a control signal CS100 by combining the output signals of the first and second inverters INV31 and INV32 as a control signal CS100; The first inverter INV31 and the second NAND gate NAND32 may be configured as a second NOR gate NOR32 for outputting a reset release signal RELEASE.

이하, 상기한 바와같은 N 비트 바이너리 카운터부(300)의 동작을 설명한다.Hereinafter, the operation of the N-bit binary counter unit 300 as described above will be described.

먼저, 제2파워 업 검출부(200)의 파워 업 검출신호(POR-DET)를 시스템 리셋신호로 사용하기에는 전원 레벨이 낮을 수 있기 때문에 발진이 이루어진 뒤에 시스템 내부에 시스템 리셋신호를 인가하는 것이 안정적이다.First, since the power supply level may be low to use the power-up detection signal POR-DET of the second power-up detection unit 200 as the system reset signal, it is stable to apply the system reset signal to the system after the oscillation is performed. .

따라서, 제2파워 업 검출부(200)의 파워 업 검출신호(POR-DET)가 해제된 이후에 발진이 이루어진뒤 카운터부(31)가 오버플로우(overflow) 되어야 실제 시스템 내부로 리셋 해제신호(RELEASE)가 입력된다.Therefore, after the oscillation is performed after the power-up detection signal POR-DET of the second power-up detection unit 200 is released, the reset unit signal RELEASE is internally generated only after the counter unit 31 overflows. ) Is entered.

한편, 메모리 영역에 초기 설정에 대한 데이터가 입력되어 있는 경우에는 제어신호(CS100)를 이용하여 읽어올 수 있다.On the other hand, when data for initial setting is input to the memory area, it can be read using the control signal CS100.

상기 카운터부(31)는 오버플로우 되면 더이상 카운팅이 수행되지 않는다.When the counter unit 31 overflows, counting is no longer performed.

그리고, 상기 레벨검출부(400)는 N 비트 바이너리 카운터부(300)의 리셋 해제신호(RELEASE)와 정지모드일 경우에 디세이블되는 신호(STOP-DISABLE)를 제1낸드게이트(NAND100)를 통해 반전구동단(ENB)에 입력받아 구동제어되며, 전원의 특정레벨을 검출한다. 따라서, N 비트 바이너리 카운터부(300)의 리셋 해제신호(RELEASE)가 고전위인 경우에 구동되어 전원의 레벨을 검출하여 특정 전압의 레벨보다 낮을 경우에는 출력신호(LEV-DET)로 고전위를 출력하며, 이때 메모리 영역에 리셋 해제전압의 레벨에 대한 데이터가 저장되어 있을 경우에는 상기 N 비트 바이너리 카운터부(300)의 제어신호(CS100)를 통해 데이터입력(DATA-IN)을 받아 해당 레벨까지 전원의 레벨을 상승시키게 된다.The level detector 400 inverts the reset release signal RELEASE of the N-bit binary counter 300 and the signal STOP-DISABLE in the stop mode through the first NAND gate NAND100. It is inputted to the driving stage ENB and controlled to drive, and detects a specific level of power. Therefore, when the reset release signal RELEASE of the N-bit binary counter unit 300 has a high potential, it is driven to detect the level of the power supply and outputs the high potential as the output signal LEV-DET when it is lower than a specific voltage level. In this case, when data on the level of the reset release voltage is stored in the memory area, the data input DATA-IN is received through the control signal CS100 of the N-bit binary counter 300 to supply power to the corresponding level. Will increase the level.

그리고, 상기 2 비트 디코더부(500)는 레벨검출부(400)의 출력신호(LEV-DET)를 제어신호(CS200)에 따라 제1,제2경로(PATH1,PATH2)로 선택출력한다.The 2-bit decoder 500 selectively outputs the output signal LEV-DET of the level detector 400 to the first and second paths PATH1 and PATH2 according to the control signal CS200.

그리고, 상기 제1배타적 노아게이트(XNOR100)는 상기 2 비트 디코더부(500)의 제1경로(PATH1)를 통해 출력되는 초기 검출신호(INT-DET)와 상기 N 비트 바이너리 카운터부(300)의 리셋 해제신호(RELEASE)를 배타적 노아조합한다.In addition, the first exclusive NOR gate XNOR100 may include an initial detection signal INT-DET output through the first path PATH1 of the 2-bit decoder 500 and the N-bit binary counter 300. Exclusive noir combinations of the reset release signal RELEASE.

그리고, 상기 잡음제거부(600)는 상기 제1배타적 노아게이트(XOR100)의 출력으로부터 잡음을 제거한다. 즉, 상기 N 비트 바이너리 카운터부(300)의 리셋 해제신호(RELEASE)가 저전위에서 고전위로 천이하는 순간에 상기 레벨검출부(400)의 출력신호(LEV-DET)는 저전위이므로, 상기 제1배타적 노아게이트(XOR100)의 출력은 고전위가 되지만, 이 값은 원하지 않는 출력으로, 이 값을 제거하기 위한 회로이다.The noise removing unit 600 removes noise from an output of the first exclusive NOR gate XOR100. That is, when the reset release signal RELEASE of the N-bit binary counter 300 transitions from the low potential to the high potential, the output signal LEV-DET of the level detector 400 is low, and thus the first exclusive. The output of NORGATE XOR100 becomes high potential, but this value is an unwanted output and is a circuit for removing this value.

그리고, 상기 S-R 래치부(700)는 상기 잡음제거부(600)의 출력신호를 세트단(S)에 입력받고, N 비트 바이너리 카운터부(300)의 리셋 해제신호(RELEASE)를 리세트단(R)에 입력받아 출력단(Q)을 통해 상기 2 비트 디코더부(500)의 출력경로를 선택할 수 있도록 제어신호(CS200)를 출력한다.In addition, the SR latch unit 700 receives the output signal of the noise canceling unit 600 to the set stage S, and resets the reset release signal RELEASE of the N-bit binary counter unit 300 to the reset stage ( The control signal CS200 is outputted to R) so that the output path of the 2-bit decoder 500 can be selected through the output terminal Q.

따라서, 상기 N 비트 바이너리 카운터부(300)의 리셋 해제신호(RELEASE)가 저전위인 경우에 S-R 래치부(700)가 리셋되어 출력단(Q)으로부터 제어신호(CS200)가 저전위로 출력되므로, 상기 2 비트 디코더부(500)는 제1경로(PATH1)를 통해 초기 검출신호(INT-DET)를 출력한다.Therefore, when the reset release signal RELEASE of the N-bit binary counter unit 300 has a low potential, the SR latch unit 700 is reset so that the control signal CS200 is output at a low potential from the output terminal Q. The bit decoder unit 500 outputs the initial detection signal INT-DET through the first path PATH1.

반면에, 상기 N 비트 바이너리 카운터부(300)의 리셋 해제신호(RELEASE)가 고전위이고, 상기 레벨검출부(400)에서 검출된 전원이 특정 레벨보다 높아 출력신호(LEV-DET)가 저전위인 시스템의 정상동작인 경우는 배타적 노아게이트(XNOR100)가 저전위를 출력하고, 잡음제거부(600)를 통해 그 저전위를 세트단(S)에 인가받는 S-R 래치부(700)가 셋트되어 출력단(Q)으로부터 제어신호(CS200)가 고전위로 출력되므로, 2 비트 디코더부(500)는 제2경로(PATH2)를 통해 정상모드 검출신호(NOR-DET)를 출력한다.On the other hand, the reset release signal RELEASE of the N-bit binary counter 300 has a high potential, and the power detected by the level detector 400 is higher than a specific level so that the output signal LEV-DET has a low potential. In the normal operation of, the exclusive NOR gate (XNOR100) outputs a low potential, and the SR latch unit 700 which receives the low potential to the set terminal S through the noise removing unit 600 is set so that the output terminal ( Since the control signal CS200 is output at high potential from Q), the 2-bit decoder 500 outputs the normal mode detection signal NOR-DET through the second path PATH2.

마지막으로, 상기 제1인버터(INV100)는 상기 잡음제거부(600)의 출력신호를 반전시켜 최종 파워 온 리셋신호(POR-RSTB)로 출력한다.Finally, the first inverter INV100 inverts the output signal of the noise canceller 600 and outputs the final power-on reset signal POR-RSTB.

상기한 바와같은 본 발명에 의한 파워 온 리셋회로는 초기 전원의 상승시간이 긴 경우나 또는 시스템의 충분하지 못한 방전에 의해 초기 전원의 시작전압이 0V가 아닌 소정의 레벨에서 시작하는 경우에도 안정적인 파워 온 리셋신호를 발생시킬 수 있으며, 아울러 잡음에 대한 내성이 강화시켜 안정적인 파워 온 리셋신호를 발생시킬 수 있고, 파워 온 리셋이 해제되는 시점을 외부 발진기의 발진 이후의 발진클럭에 동기시킴에 따라 안정적인 파워 온 리셋신호를 발생시킬 수 있게 되어 시스템의 오동작을 방지하고, 신뢰성을 향상시킬 수 있는 효과가 있다.The power-on reset circuit according to the present invention as described above is stable even when the rise time of the initial power supply is long or when the start voltage of the initial power supply starts at a predetermined level other than 0 V due to insufficient discharge of the system. It can generate an on reset signal, and also improves immunity to noise to generate a stable power-on reset signal, and is stable by synchronizing the timing at which the power-on reset is released to the oscillation clock after oscillation of the external oscillator. The power-on reset signal can be generated to prevent malfunction of the system and to improve reliability.

Claims (4)

초기 전원의 상승시간과 시작전압에 대해서 안정적인 파워 업 검출을 수행할 수 있도록 풀업 수단을 구비한 제1파워 업 검출부와; 상기 제1파워 업 검출부의 출력신호를 입력받아 잡음에 대하여 반응하지 않도록 방전경로가 구비된 제2파워 업 검출부와; 상기 제2파워 업 검출부의 출력신호를 입력받아 외부 발진기의 발진이 이루어진 뒤의 일정 시간까지 지연시킴과 아울러 외부 발진기의 발진신호에 동기되는 리셋 해제신호를 발생시키며, 아울러 메모리 영역에 저장된 초기 설정에 대한 데이터를 읽어올 수 있도록 제1제어신호를 발생시키는 N 비트 바이너리 카운터부와; 상기 N 비트 바이너리 카운터부의 리셋 해제신호와 정지모드일 경우에 디세이블되는 신호를 낸드조합하는 제1낸드게이트와; 상기 제1낸드게이트의 출력에 따라 구동제어되어 전원의 레벨을 검출하며, 상기 N 비트 바이너리 카운터부의 제1제어신호에 의해 읽혀진 메모리 영역에 저장된 데이터를 통해 전원검출 레벨의 변경이 가능하도록 설계된 레벨검출부와; 상기 레벨검출부의 출력신호를 제2제어신호에 따라 서로 다른 경로로 선택출력하는 2 비트 디코더부와; 상기 2 비트 디코더부의 제1경로를 통해 출력되는 신호와 상기 N 비트 바이너리 카운터부의 리셋 해제신호를 배타적 노아조합하는 제1배타적 노아게이트와; 상기 제1배타적 노아게이트의 출력신호로부터 잡음을 제거하는 잡음제거부와; 상기 잡음제거부의 출력신호를 세트단에 입력받고, 상기 N 비트 바이너리 카운터부의 리셋 해제신호를 리세트단에 입력받아 출력단을 통해 상기 2 비트 디코더부의 출력경로를 선택할 수 있도록 제2제어신호를 출력하는 S-R 래치부와; 상기 잡음제거부의 출력신호를 반전시켜 파워 온 리셋신호로 출력하는 제1인버터를 구비하여 구성되는 것을 특징으로 하는 파워 온 리셋회로.A first power up detector having a pull-up means to perform stable power-up detection with respect to a rise time and a start voltage of the initial power source; A second power up detector provided with a discharge path so as not to receive an output signal of the first power up detector and react with noise; The output signal of the second power up detection unit is input to delay the predetermined time after the oscillation of the external oscillator is generated and generates a reset release signal synchronized with the oscillation signal of the external oscillator. An N-bit binary counter unit for generating a first control signal to read data about the second control signal; A first NAND gate NAND combining the reset release signal of the N-bit binary counter unit and the signal disabled in the stop mode; A level detection unit designed to be driven according to an output of the first NAND gate to detect a level of power, and to change a power detection level through data stored in a memory area read by a first control signal of the N-bit binary counter; Wow; A two-bit decoder for selectively outputting the output signal of the level detector to different paths according to a second control signal; A first exclusive no-gate combining an output signal through the first path of the 2-bit decoder unit and a reset release signal of the N-bit binary counter unit; A noise removing unit for removing noise from an output signal of the first exclusive NOR gate; The output signal of the noise canceling unit is input to the set terminal, the reset release signal of the N-bit binary counter unit is input to the reset terminal, and a second control signal is output to select an output path of the 2-bit decoder unit through an output terminal. An SR latch unit; And a first inverter for inverting the output signal of the noise canceling unit and outputting the inverted output signal as a power-on reset signal. 제 1 항에 있어서, 상기 제1파워 업 검출부는 전원전압(VDD)과 제1노드(N11) 사이에 병렬접속된 제1,제2커패시터(C11,C12)와; 상기 제1노드(N11)와 접지 사이에 직렬접속된 제1엔모스 트랜지스터부(NM11)와; 상기 전원전압(VDD)과 제1노드(N11) 사이에 접속된 제1피모스 트랜지스터(PM11)와; 상기 제1노드(N11)의 전위를 순차 반전시키는 제1,제2인버터(INV11,INV12)와; 상기 전원전압(VDD)과 제2노드(N12) 사이에 접속된 제1저항(R11)과; 상기 제2노드(N12)와 접지 사이에 병렬접속되어 상기 제2인버터(INV12)의 출력전위(NET11)를 각각의 게이트에 입력받는 제2엔모스 트랜지스터부(NM12)와; 상기 제2노드(N12)의 전위를 순차 반전시키는 제3 내지 제5인버터(INV13∼INV15)와; 상기 전원전압(VDD)과 제5인버터(INV15)의 출력단 사이에 접속되어 제4인버터(INV14)의 출력을 게이트에 입력받는 제2피모스 트랜지스터(PM12)와; 상기 제5인버터(INV15)의 출력에 드레인과 게이트가 접속되며, 상기 제1엔모스 트랜지스터부(NM11) 각각의 게이트 및 제1피모스 트랜지스터(PM11)의 게이트에 소스가 접속된 제3엔모스 트랜지스터(NM13)와; 상기 전원전압(VDD)과 제3엔모스 트랜지스터(NM13)의 소스 사이에 접속되어 게이트에 제6인버터(INV16)를 통해 제3엔모스 트랜지스터(NM13)의 소스 전위를 입력받는 제3피모스 트랜지스터(PM13)와; 상기 제2인버터(INV12)의 출력전위(NET11)와 제4인버터(INV14)의 출력을 노아조합하는노아게이트(NOR11)와; 상기 제3엔모스 트랜지스터(NM13)의 소스와 접지 사이에 접속되어 상기 노아게이트(NOR11)의 출력을 게이트에 입력받는 제4엔모스 트랜지스터(NM14)와; 상기 제3엔모스 트랜지스터(NM13)의 소스와 접지 사이에 접속되어 게이트와 소스가 공통접속된 제5엔모스 트랜지스터(NM15)로 구성되는 것을 특징으로 하는 파워 온 리셋회로.The display device of claim 1, wherein the first power-up detector comprises: first and second capacitors C11 and C12 connected in parallel between the power supply voltage VDD and the first node N11; A first NMOS transistor portion NM11 connected in series between the first node N11 and ground; A first PMOS transistor (PM11) connected between the power supply voltage (VDD) and the first node (N11); First and second inverters INV11 and INV12 for sequentially inverting the potential of the first node N11; A first resistor R11 connected between the power supply voltage VDD and a second node N12; A second NMOS transistor portion NM12 connected in parallel between the second node N12 and ground to receive an output potential NET11 of the second inverter INV12 to each gate; Third to fifth inverters INV13 to INV15 for sequentially inverting the potential of the second node N12; A second PMOS transistor PM12 connected between the power supply voltage VDD and the output terminal of the fifth inverter INV15 and receiving an output of the fourth inverter INV14 at a gate thereof; A third NMOS having a drain and a gate connected to an output of the fifth inverter INV15, and a source connected to a gate of each of the first NMOS transistor units NM11 and a gate of the first PMOS transistor PM11. A transistor NM13; A third PMOS transistor connected between the power supply voltage VDD and the source of the third NMOS transistor NM13 and receiving a source potential of the third NMOS transistor NM13 through a sixth inverter INV16 to a gate thereof; (PM13); A NOA gate NOR11 for NOR combining the output potential NET11 of the second inverter INV12 and the output of the fourth inverter INV14; A fourth NMOS transistor NM14 connected between a source of the third NMOS transistor NM13 and a ground to receive an output of the NOR gate NOR11 to a gate; And a fifth NMOS transistor (NM15) connected between the source and the ground of the third NMOS transistor (NM13) and commonly connected to the gate and the source. 제 1 항 또는 제 2 항에 있어서, 상기 제2파워 업 검출부는 전원전압(VDD)과 제1노드(N21) 사이에 직렬접속되며, 게이트에 상기 제1파워 업 검출부(100)의 제2인버터(INV12) 출력 전위(NET11)를 입력받는 제1피모스 트랜지스터(PM21) 및 게이트와 드레인이 공통 접속된 제2피모스 트랜지스터(PM22)와; 상기 제1노드(N21)와 접지 사이에 접속되어 게이트에 상기 제1파워 업 검출부(100)의 제2인버터(INV12) 출력 전위(NET11)를 입력받는 제1엔모스 트랜지스터(NM21)와; 상기 제1엔모스 트랜지스터(NM21)와 병렬로 상기 제1노드(N21)와 접지 사이에 접속된 제1커패시터(C21)와; 상기 제1엔모스 트랜지스터(NM21) 및 제1커패시터(C21)와 병렬로 상기 제1노드(N21)와 접지 사이에 접속되는 제2엔모스 트랜지스터(NM22) 및 제2커패시터(C22)와; 상기 제1노드(N21)의 출력 전위를 순차적으로 반전시키는 제1,제2인버터(INV21,INV22)와; 상기 제1파워 업 검출부(100)의 제2인버터(INV12)의 출력전위(NET11)와 상기 제2인버터(INV22)의 출력전위를 노아조합하는 제1노아게이트(NOR21)와; 상기 제1노아게이트(NOR21)의 출력을 반전시켜 제2엔모스 트랜지스터(NM22)의 게이트에 인가하는 제3인버터(INV23)와; 상기 제2엔모스트랜지스터(NM22)의 소스와 제2커패시터(C22)의 접속점 출력전위(ORG21)를 순차 반전시켜 파워 온 검출신호(POR-DET)로 출력하는 제4 내지 제7인버터(INV24∼INV27)로 구성되는 것을 특징으로 하는 파워 온 리셋회로.The second inverter of claim 1 or 2, wherein the second power up detector is connected in series between the power supply voltage VDD and the first node N21, and a second inverter of the first power up detector 100 is connected to a gate thereof. (INV12) a first PMOS transistor PM21 that receives the output potential NET11 and a second PMOS transistor PM22 having a gate and a drain connected in common; A first NMOS transistor NM21 connected between the first node N21 and ground and receiving a second inverter INV12 output potential NET11 of the first power-up detection unit 100 to a gate; A first capacitor (C21) connected between the first node (N21) and ground in parallel with the first NMOS transistor (NM21); A second NMOS transistor (NM22) and a second capacitor (C22) connected between the first node (N21) and a ground in parallel with the first NMOS transistor (NM21) and a first capacitor (C21); First and second inverters INV21 and INV22 for sequentially inverting the output potential of the first node N21; A first NOR gate NOR21 for quinoaly combining the output potential NET11 of the second inverter INV12 of the first power up detector 100 and the output potential of the second inverter INV22; A third inverter INV23 for inverting the output of the first NOR gate NOR21 and applying it to the gate of the second NMOS transistor NM22; Fourth to seventh inverters INV24 to output the power-on detection signal POR-DET by sequentially inverting the connection point output potential ORG21 of the source of the second NMOS transistor NM22 and the second capacitor C22. INV27), characterized in that the power-on reset circuit. 제 1 항에 있어서, 상기 N 비트 바이너리 카운터부는 제2파워 업 검출부(200)의 파워 업 검출신호(POR-DET)를 각각의 리셋단(RB)에 입력받고, 외부발진기의 발진신호(OSC-CLK)를 각각의 클럭단(CK)에 입력받는 제1 내지 제N플립플롭(FF31∼FF3n)으로 구성되며, 제1플립플롭(FF31)의 입력단(IN)은 전원전압(VDD)에 접속되고, 후속 플립플롭(FF32∼FF3n)의 입력단(IN)은 이전 플립플롭(FF31∼FF3n-1)의 출력단(Q)에 접속되도록 구성된 카운터부(31)와; 상기 제1 내지 제3플립플롭(FF31∼FF33)의 출력단(Q) 출력을 낸드조합하는 제1낸드게이트(NAND31)와; 상기 제1낸드게이트(NAND31)의 출력을 반전시키는 제1인버터(INV31)와; 상기 제1인버터(INV31)의 출력 및 제4 내지 제N플립플롭(FF34∼FF3n)의 출력단(Q) 출력을 낸드조합하는 제2낸드게이트(NAND32)와; 상기 제2파워 업 검출부(200)의 파워 업 검출신호(POR-DET)를 반전시키는 제2인버터(INV32)와; 상기 제1,제2인버터(INV31,INV32)의 출력신호를 노아조합하여 제어신호(CS100)로 출력하는 제1노아게이트(NOR31)와; 상기 제1인버터(INV31)와 제2낸드게이트(NAND32)의 출력신호를 노아조합하여 리셋 해제신호(RELEASE)로 출력하는 제2노아게이트(NOR32)로 구성되는 것을 특징으로 하는 파워 온 리셋회로.The N-bit binary counter unit receives the power-up detection signal POR-DET of the second power-up detection unit 200 into each reset terminal RB, and the oscillation signal OSC- of the external oscillator is received. The first to Nth flip-flops FF31 to FF3n for receiving the CLK input to each clock terminal CK. The input terminal IN of the first flip-flop FF31 is connected to a power supply voltage VDD. The input terminal IN of the subsequent flip-flops FF32 to FF3n is connected to the output terminal Q of the previous flip-flops FF31 to FF3n-1; A first NAND gate NAND31 for NAND combining the outputs of the output terminals Q of the first to third flip-flops FF31 to FF33; A first inverter (INV31) for inverting the output of the first NAND gate (NAND31); A second NAND gate NAND32 for NAND combining the output of the first inverter INV31 and the output of the output terminals Q of the fourth to Nth flip-flops FF34 to FF3n; A second inverter (INV32) for inverting the power-up detection signal (POR-DET) of the second power-up detection unit (200); A first NOR gate NOR31 for outputting a control signal CS100 by combining the output signals of the first and second inverters INV31 and INV32 as a control signal CS100; And a second NOR gate (NOR32) configured to output a reset release signal (RELEASE) by combining the output signals of the first inverter (INV31) and the second NAND gate (NAND32).
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