KR20030002027A - Method for forming concave capacitor in semiconductor device - Google Patents

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Abstract

PURPOSE: A method for manufacturing a concave-type capacitor of semiconductor devices is provided to easily obtain a structural stability of capacitor by using an adhesive layer. CONSTITUTION: A sacrificial layer is formed on a lower layer having a contact plug and selectively etched so as to define a lower electrode formation region. An adhesive layer(8) is formed at both sidewalls of the sacrificial pattern. The first conductive layer(10) is formed on the resultant structure. After removing the sacrificial pattern together with the first conductive layer, the second conductive layer(11) is formed on the resultant structure, thereby forming a lower electrode. Then, a dielectric film and an upper electrode are sequentially formed on the lower electrode.

Description

반도체 소자의 오목형 캐패시터 형성방법{Method for forming concave capacitor in semiconductor device}Method for forming concave capacitor in semiconductor device

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 오목형 캐패시터 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method of forming a concave capacitor of a semiconductor device.

DRAM(Dynamic Random Access Memory)을 비롯한 반도체 소자의 고집적화에 따라 캐패시터의 충분한 정전용량을 확보하는 것이 큰 이슈(issue)로 부각되었으며, 이를 해결하는 하나의 방안으로서 캐패시터의 하부 전극인 전하저장 전극의 표면적을 증가시키는 기술에 대한 많은 연구·개발이 진행되어 왔다. 그러나, 역시 고집적화에 수반되는 공정 마진의 저하 때문에 전하저장 전극의 표면적을 증가시키는데는 한계가 있다.With high integration of semiconductor devices, including DRAM (Dynamic Random Access Memory), securing a sufficient capacitance of a capacitor has emerged as a big issue. As a solution to this problem, the surface area of the charge storage electrode, which is the lower electrode of the capacitor, has been solved. Many researches and developments have been made on the technology for increasing the amount of energy. However, there is also a limit to increase the surface area of the charge storage electrode due to the decrease in the process margin associated with high integration.

이러한 한계를 극복하기 위하여 초고집적 DRAM에는 고유전체인 Ta2O5, BaxSr1-xTiO3(BST), SrTiO3(STO) 등의 고유전 물질을 캐패시터 유전막으로 사용하는 고유전체 캐패시터를 적용하고 있다. 이는 캐패시터의 정전용량이 유전율에 비례하는 원리를 적용한 것이다.In order to overcome these limitations, high-density DRAMs include high - k dielectric capacitors using high-k dielectric materials such as Ta 2 O 5 , Ba x Sr 1-x TiO 3 (BST), and SrTiO 3 (STO) as capacitor dielectric layers. It is applied. This applies the principle that the capacitance of the capacitor is proportional to the permittivity.

한편, 차세대 비휘발성 메모리 소자로서 각광 받고 있는 강유전체 메모리 소자(FeRAM)에서는 캐패시터를 구성하는 유전물질로서 SrBi2Ta2O9(SBT), Pb(ZrxTi1-x)O3(PZT) 등의 강유전 물질이 사용되고 있다.On the other hand, ferroelectric memory devices (FeRAM), which are in the spotlight as the next generation of nonvolatile memory devices, include SrBi 2 Ta 2 O 9 (SBT) and Pb (Zr x Ti 1-x ) O 3 (PZT) as dielectric materials constituting a capacitor. Ferroelectric materials are used.

이와 같이 고유전체 캐패시터 또는 강유전체 캐패시터를 제조함에 있어서, 우수한 유전체 박막 특성을 확보하기 위해서는 상·하부 전극 및 그 주변 물질의 선택과 적절한 공정의 제어가 필수적이다.As described above, in manufacturing a high dielectric capacitor or a ferroelectric capacitor, in order to secure excellent dielectric thin film characteristics, selection of upper and lower electrodes and surrounding materials and control of an appropriate process are essential.

현재, 고유전체 캐패시터 또는 강유전체 캐패시터의 상·하부 전극 재료로서 열적, 화학적 안정성을 가진 Pt, Ru, Ir 등의 노블 메탈(noble metal)을 주로 사용하고 있다.Currently, noble metals such as Pt, Ru, and Ir, which have thermal and chemical stability, are mainly used as upper and lower electrode materials of high dielectric capacitors or ferroelectric capacitors.

이러한 금속 전극을 적용하는 경우, 통상적으로 오목형 캐패시터 구조를 취하게 되는데, 노블 메탈들은 주변 물질인 절연막(실리콘산화막 또는 실리콘질화막)과의 접착성이 열악하여 캐패시터의 구조적 안정성이 열화되는 문제점을 유발한다.In the case of applying such a metal electrode, a concave capacitor structure is generally used, and noble metals have poor adhesion to an insulating film (silicon oxide film or silicon nitride film), which is a peripheral material, causing a problem that the structural stability of the capacitor is degraded. do.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 노블 메탈과 절연막의 열악한 접착성에 의한 캐패시터의 구조적 안정성 열화를 방지할 수 있는 반도체 소자의 오목형 캐패시터 형성방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and provides a method of forming a concave capacitor of a semiconductor device capable of preventing the structural stability degradation of the capacitor due to poor adhesion between the noble metal and the insulating film. There is this.

도 1 내지 도 8은 본 발명의 일 실시예에 따른 오목형 캐패시터 형성 공정도.1 to 8 is a process diagram of the concave capacitor formation according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

8 : 알루미나층8: alumina layer

9 : 포토레지스트9: photoresist

10 : 제1 하부전극용 전도막10: conductive film for first lower electrode

11 : 제2 하부전극용 전도막11: conductive film for second lower electrode

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 하부전극 콘택이 형성된 소정의 하부층 상에 희생막을 형성하는 제1 단계; 하부전극 형성 영역의 상기 희생막을 선택적으로 식각하는 제2 단계; 상기 희생막의 측벽에 제1 접착층을 형성하는 제3 단계; 상기 제3 단계를 마친 전체 구조 표면을 따라 제1 하부전극용 전도막을 형성하는 제4 단계; 상기 희생막 상부의 상기 제1 하부전극용 전도막을 제거하는 제5 단계; 상기 제5 단계를 마친 전체 구조 표면을 따라 제2 하부전극용 전도막을 형성하는 제6 단계; 상기 제2 하부전극용 전도막을 비등방성 전면 식각하여 단위 하부전극을 디파인하는 제7 단계; 및 상기 하부전극을 덮는 유전체 박막 및 상부전극용 전도막을 형성하는 제8 단계를 포함하는 반도체 소자의 오목형캐패시터 형성방법이 제공된다.According to an aspect of the present invention for achieving the above technical problem, a first step of forming a sacrificial film on a predetermined lower layer formed with a lower electrode contact; Selectively etching the sacrificial layer in the lower electrode formation region; Forming a first adhesive layer on sidewalls of the sacrificial layer; A fourth step of forming a conductive film for the first lower electrode along the entire structure surface of the third step; A fifth step of removing the conductive film for the first lower electrode on the sacrificial film; A sixth step of forming a conductive film for the second lower electrode along the entire structure surface of the fifth step; A seventh step of defining the unit lower electrode by anisotropically etching the second lower electrode conductive film; And an eighth step of forming a dielectric thin film covering the lower electrode and a conductive film for the upper electrode.

바람직하게, 상기 하부층은, 실리콘 기판; 차례로 적층된 층간절연막 및 제2 접착층; 및 상기 제2 접착층과 상기 층간절연막을 관통하여 상기 실리콘 기판에 콘택되는 하부전극 콘택을 포함한다.Preferably, the lower layer is a silicon substrate; An interlayer insulating film and a second adhesive layer, which are sequentially stacked; And a lower electrode contact penetrating the second adhesive layer and the interlayer insulating layer to contact the silicon substrate.

바람직하게, 상기 제1 및 제2 접착층은 알루미나층이며, 상기 제1 및 제2 하부전극용 전도막은 Ru, Pt, Ir 중 어느 하나로 이루어진다.Preferably, the first and second adhesive layers are alumina layers, and the conductive films for the first and second lower electrodes are made of any one of Ru, Pt, and Ir.

바람직하게, 상기 제3 단계는, 상기 제2 단계를 마친 전체 구조 상부에 상기 제1 접착층을 증착하는 제9 단계; 상기 제1 접착층을 비등방성 전면 식각하여 상기 희생막의 측벽에 잔류시키는 제10 단계; 및 상기 희생막의 측벽 상부의 상기 제1 접착층을 제거하는 제11 단계를 포함한다.Preferably, the third step may include: a ninth step of depositing the first adhesive layer on the entire structure of the second step; A tenth step of anisotropically etching the first adhesive layer and remaining on the sidewalls of the sacrificial layer; And an eleventh step of removing the first adhesive layer on the sidewalls of the sacrificial layer.

바람직하게, 상기 제11 단계는, 상기 제10 단계 수행 후, 상기 희생막이 이루는 홈 내에 상기 희생막의 주표면보다 낮은 높이로 포토레지스트를 매립하는 제12 단계와, 노출된 상기 제1 접착층의 일부를 습식 식각하는 제13 단계를 포함한다.Preferably, in the eleventh step, after performing the tenth step, the twelfth step of embedding the photoresist at a height lower than the main surface of the sacrificial film in the groove formed by the sacrificial film, and a portion of the exposed first adhesive layer Wet etching includes a thirteenth step.

본 발명은 노블 메탈과의 접착 특성이 우수한 접착층으로 오목형 캐패시터의 하부전극 패턴을 형성하고 하부전극용 노블 메탈이 그를 감싸도록 함으로써 캐패시터의 구조적 안정성을 확보하는 기술이다. 본 발명의 바람직한 실시예에 따르면, 접착층으로 알루미나(Al2O3)를 사용하였다.The present invention is a technique of securing the structural stability of the capacitor by forming a lower electrode pattern of the concave capacitor with an adhesive layer having excellent adhesive properties with the noble metal and to wrap the noble metal for the lower electrode. According to a preferred embodiment of the present invention, alumina (Al 2 O 3 ) was used as the adhesive layer.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

첨부된 도면 도 1 내지 도 8은 본 발명의 일 실시예에 따른 오목형 캐패시터 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.1 to 8 illustrate a process of forming a concave capacitor according to an embodiment of the present invention, which will be described with reference to the following.

본 실시예에 따른 오목형 캐패시터 형성 공정은, 우선 도 1에 도시된 바와 같이 실리콘 기판(1) 상에 소자분리막, 워드라인, 비트라인(이상, 도시되지 않음) 등을 형성하고, 그 과정에서 형성된 층간절연막(2) 상에 접착층인 알루미나(Al2O3)층(3)을 100∼300Å 두께로 증착하고, 알루미나층(3) 및 층간절연막(2)을 차례로 선택 식각하여 하부전극 콘택홀을 형성한 다음, 콘택홀 내에 폴리실리콘 플러그(4), 실리사이드막(5) 및 장벽금속층(6)을 형성하고, 전체 구조 상부에 하부전극용 루테늄막(21)을 형성한다. 여기서, 실리사이드막(5)은 저항성 접촉(ohmic contact)을 위한 것으로 Ti 실리사이드를 사용하는 것이 바람직하며, 장벽금속층(6)으로는 TiN막을 사용하는 것이 바람직하다.In the concave capacitor forming process according to the present embodiment, first, as shown in FIG. 1, an isolation layer, a word line, a bit line (not shown) and the like are formed on the silicon substrate 1, and in the process An alumina (Al 2 O 3 ) layer 3 , which is an adhesive layer, is deposited on the formed interlayer insulating film 2 to a thickness of 100 to 300 Å, and the alumina layer 3 and the interlayer insulating film 2 are sequentially etched to sequentially lower electrode contact holes. Next, the polysilicon plug 4, the silicide film 5, and the barrier metal layer 6 are formed in the contact hole, and the ruthenium film 21 for lower electrode is formed on the entire structure. Here, the silicide film 5 is for ohmic contact, and it is preferable to use Ti silicide, and the barrier metal layer 6 is preferably a TiN film.

다음으로, 도 2에 도시된 바와 같이 전체 구조 상부에 희생산화막(7)을 증착하고, 하부전극 마스크를 사용한 사진 공정 및 건식 식각 공정을 실시하여 희생산화막(7)을 패터닝한 다음, 전체 구조 표면을 따라 알루미나층(8)을 증착한다.Next, as shown in FIG. 2, the sacrificial oxide film 7 is deposited on the entire structure, and the sacrificial oxide film 7 is patterned by performing a photolithography process and a dry etching process using a lower electrode mask. Alumina layer 8 is deposited along.

이어서, 도 3에 도시된 바와 같이 알루미나층(8)을 전면 건식 식각하여 알루미나층(8)이 희생산화막(7)의 측벽에만 잔류하고, 하부전극 콘택이 노출되도록 한다.Subsequently, as shown in FIG. 3, the alumina layer 8 is entirely dry-etched so that the alumina layer 8 remains only on the sidewalls of the sacrificial oxide film 7 and the lower electrode contacts are exposed.

계속하여, 도 4에 도시된 바와 같이 전체 구조 상부에 포토레지스트(9)를 도포하고, 에치백 등의 공정을 통해 희생산화막(7)의 상부에는 포토레지스트(9)가 잔류하지 않고 희생산화막(7)의 주표면으로부터 일정 정도 리세스되어 잔류하도록 한 다음, 노출된 알루미나층(8)을 습식 식각하여 희생산화막(7)의 측벽 상부의 알루미나층(8)을 제거한다.Subsequently, as shown in FIG. 4, the photoresist 9 is applied over the entire structure, and the photoresist 9 does not remain on the sacrificial oxide film 7 through the etching back process. After remaining to be recessed to some extent from the main surface of 7), the exposed alumina layer 8 is wet etched to remove the alumina layer 8 on the sidewall of the sacrificial oxide film 7.

다음으로, 도 5에 도시된 바와 같이 잔류하는 포토레지스트(9)를 제거하고, 전체 구조 표면을 따라 제1 하부전극용 전도막(10)을 증착한다. 이때, 제1 하부전극용 전도막(10)으로는 Ru, Pt, Ir 중 어느 하나를 사용한다.Next, as shown in FIG. 5, the remaining photoresist 9 is removed, and the first lower electrode conductive film 10 is deposited along the entire structure surface. At this time, any one of Ru, Pt, and Ir is used as the conductive film 10 for the first lower electrode.

이어서, 도 6에 도시된 바와 같이 화학적·기계적 연마(CMP) 공정을 실시하여 희생산화막(7) 상부의 제1 하부전극용 전도막(10)을 제거한 다음, 희생산화막(7)을 습식 식각법으로 제거하고, 전체 구조 표면을 따라 제2 하부전극용 전도막(11)을 증착한다. 이때, 제2 하부전극용 전도막(11)은 제1 하부전극용 전도막(10)과 동일한 물질을 사용하는 것이 바람직하다.Subsequently, as shown in FIG. 6, a chemical mechanical polishing (CMP) process is performed to remove the first lower electrode conductive film 10 on the sacrificial oxide film 7, and then the sacrificial oxide film 7 is wet-etched. And the second lower electrode conductive film 11 is deposited along the entire structure surface. In this case, the second lower electrode conductive film 11 preferably uses the same material as the first lower electrode conductive film 10.

계속하여, 도 7에 도시된 바와 같이 제2 하부전극용 전도막(11)을 전면 건식 식각하여 제1 및 제2 하부전극용 전도막(10, 11)으로 이루어진 하부전극(12)을 디파인한다.Subsequently, as shown in FIG. 7, the second lower electrode conductive film 11 is entirely dry-etched to define the lower electrode 12 formed of the first and second lower electrode conductive films 10 and 11. .

다음으로, 도 8에 도시된 바와 같이 전체 구조 표면을 따라 유전체 박막(13) 및 상부전극용 전도막(14)을 차례로 증착한다. 이때, 유전체 박막(13)은 고유전체 또는 강유전체 물질을 사용하며, 상부전극용 전도막(14)으로는 Ru, Pt, Ir, TiN 중어느 하나를 사용한다.Next, as shown in FIG. 8, the dielectric thin film 13 and the conductive film 14 for the upper electrode are sequentially deposited along the entire structure surface. In this case, the dielectric thin film 13 uses a high dielectric or ferroelectric material, and any one of Ru, Pt, Ir, and TiN is used as the conductive film 14 for the upper electrode.

상기와 같은 공정을 실시하는 경우, 하부전극이 노블 메탈과 접착 특성이 우수한 알루미나층에 의해 지지되고 있으므로 캐패시터의 구조적 안정성을 확보할 수 있게 된다.In the case of performing the above process, since the lower electrode is supported by the alumina layer having excellent adhesion properties with the noble metal, it is possible to secure structural stability of the capacitor.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

예컨대, 전술한 실시예에서는 알루미나층을 접착층으로 사용하는 경우를 일례로 들어 설명하였으나, 노블 메탈과의 접착 특성이 우수한 다른 물질을 접착층으로 사용하는 경우에도 본 발명은 적용된다.For example, in the above-described embodiment, the case in which the alumina layer is used as the adhesive layer has been described as an example. However, the present invention also applies when another material having excellent adhesive properties with the noble metal is used as the adhesive layer.

전술한 본 발명은 캐패시터의 구조적 안정성을 확보하여 소자의 신뢰도 및 수율을 개선하는 효과가 있다.The present invention described above has the effect of improving the reliability and yield of the device by securing the structural stability of the capacitor.

Claims (6)

하부전극 콘택이 형성된 소정의 하부층 상에 희생막을 형성하는 제1 단계;Forming a sacrificial layer on a predetermined lower layer on which a lower electrode contact is formed; 하부전극 형성 영역의 상기 희생막을 선택적으로 식각하는 제2 단계;Selectively etching the sacrificial layer in the lower electrode formation region; 상기 희생막의 측벽에 제1 접착층을 형성하는 제3 단계;Forming a first adhesive layer on sidewalls of the sacrificial layer; 상기 제3 단계를 마친 전체 구조 표면을 따라 제1 하부전극용 전도막을 형성하는 제4 단계;A fourth step of forming a conductive film for the first lower electrode along the entire structure surface of the third step; 상기 희생막 상부의 상기 제1 하부전극용 전도막을 제거하는 제5 단계;A fifth step of removing the conductive film for the first lower electrode on the sacrificial film; 상기 제5 단계를 마친 전체 구조 표면을 따라 제2 하부전극용 전도막을 형성하는 제6 단계;A sixth step of forming a conductive film for the second lower electrode along the entire structure surface of the fifth step; 상기 제2 하부전극용 전도막을 비등방성 전면 식각하여 단위 하부전극을 디파인하는 제7 단계; 및A seventh step of defining the unit lower electrode by anisotropically etching the second lower electrode conductive film; And 상기 하부전극을 덮는 유전체 박막 및 상부전극용 전도막을 형성하는 제8 단계An eighth step of forming a dielectric thin film covering the lower electrode and a conductive film for the upper electrode; 를 포함하는 반도체 소자의 오목형 캐패시터 형성방법.Method of forming a concave capacitor of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 하부층은The lower layer is 실리콘 기판;Silicon substrates; 차례로 적층된 층간절연막 및 제2 접착층; 및An interlayer insulating film and a second adhesive layer, which are sequentially stacked; And 상기 제2 접착층과 상기 층간절연막을 관통하여 상기 실리콘 기판에 콘택되는 하부전극 콘택을 포함하는 것을 특징으로 하는 반도체 소자의 오목형 캐패시터 형성방법.And a lower electrode contact penetrating the second adhesive layer and the interlayer insulating layer to contact the silicon substrate. 제1항에 있어서,The method of claim 1, 상기 제1 및 제2 접착층은 알루미나층인 것을 특징으로 하는 반도체 소자의 오목형 캐패시터 형성방법.Wherein the first and second adhesive layers are alumina layers. 제1항 또는 제3항에 있어서,The method according to claim 1 or 3, 상기 제3 단계는,The third step, 상기 제2 단계를 마친 전체 구조 상부에 상기 제1 접착층을 증착하는 제9 단계;A ninth step of depositing the first adhesive layer on the entire structure of the second step; 상기 제1 접착층을 비등방성 전면 식각하여 상기 희생막의 측벽에 잔류시키는 제10 단계; 및A tenth step of anisotropically etching the first adhesive layer and remaining on the sidewalls of the sacrificial layer; And 상기 희생막의 측벽 상부의 상기 제1 접착층을 제거하는 제11 단계를 포함하는 것을 특징으로 하는 반도체 소자의 오목형 캐패시터 형성방법.And an eleventh step of removing the first adhesive layer on the sidewalls of the sacrificial film. 제4항에 있어서,The method of claim 4, wherein 상기 제11 단계는,The eleventh step, 상기 제10 단계 수행 후, 상기 희생막이 이루는 홈 내에 상기 희생막의 주표면보다 낮은 높이로 포토레지스트를 매립하는 제12 단계와,A twelfth step of embedding the photoresist at a height lower than a main surface of the sacrificial film in the groove formed by the sacrificial film after performing the tenth step; 노출된 상기 제1 접착층의 일부를 습식 식각하는 제13 단계를 포함하는 것을 특징으로 하는 반도체 소자의 오목형 캐패시터 형성방법.And a thirteenth step of wet etching a part of the exposed first adhesive layer. 제3항에 있어서,The method of claim 3, 상기 제1 및 제2 하부전극용 전도막은 Ru, Pt, Ir 중 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자의 오목형 캐패시터 형성방법.The first and second lower electrode conductive films are formed of any one of Ru, Pt, and Ir.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980077149A (en) * 1997-04-17 1998-11-16 윤종용 Capacitor of Ferroelectric Memory with Multi-layered Electrode Structure and Manufacturing Method Thereof
KR100321709B1 (en) * 1998-12-24 2002-03-08 박종섭 Method for forming capacitor of semiconductor memory device by using ain as glue layer
KR100546938B1 (en) * 1999-06-28 2006-01-26 주식회사 하이닉스반도체 Method of forming a storage node for a capacitor

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