KR20030001814A

KR20030001814A - Method for Forming Capacitor in Semiconductor Device

Info

Publication number: KR20030001814A
Application number: KR1020010037601A
Authority: KR
Inventors: 김규현
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-06-28
Filing date: 2001-06-28
Publication date: 2003-01-08
Also published as: KR100407995B1

Abstract

PURPOSE: A capacitor formation method of semiconductor devices is provided to improve reliability by forming a passivation layer used as a fuse on an upper electrode. CONSTITUTION: A lower electrode is formed in a capacitor oxide(31) by growing a doped silicon layer on the surface of a trench. A dielectric film(32) is deposited on the surface of the lower electrode. A CVD metal film(33) is formed on the dielectric film(32), thereby entirely filling in the trench. A conventional sputter metal film(34) is formed on the CVD metal film(33). A silicon nitride layer(36) is then formed on the conventional sputter metal film(34). Then, a passivation layer(37) is formed on the entire surface of the resultant structure.

Description

Method for Forming Capacitor in Semiconductor Device {Method for Forming Capacitor in Semiconductor Device}

본 발명은 반도체 소자의 형성 방법에 관한 것으로 특히, 고온 고습의 환경에서도 안정한 동작을 하도록 퓨즈 역할을 하는 캐패시터 상부 전극 상에 보호막을 증착한 반도체 소자의 캐패시터 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device, and more particularly, to a method of forming a capacitor of a semiconductor device in which a protective film is deposited on a capacitor upper electrode serving as a fuse to perform a stable operation even in a high temperature, high humidity environment.

이하, 종래의 반도체 소자의 캐패시터 형성 방법으로 형성한 반도체 소자의 캐패시터에 대해 설명하면 다음과 같다.Hereinafter, the capacitor of the semiconductor element formed by the capacitor formation method of the conventional semiconductor element is as follows.

일반적으로 반도체 소자는 공정 불량 등으로 인한 비트 페일(bit fail) 발생 시에 퓨즈부 컷팅(cutting)으로 커런트 경로(current path)를 변경시켜 줌으로써, 퓨즈 데이터 신호를 변경시켜 칩 리페어 공정(chip repairing)을 실시하게 된다.In general, a semiconductor device changes a current path by cutting a fuse part when a bit fail occurs due to a process failure, thereby changing a fuse data signal to thereby repair a chip. Will be performed.

MIS(Metal/ Insulator/ Silicon) 구조의 캐패시터를 갖는 반도체 기억 소자의 경우 상부 전극을 금속층으로 형성하게 되는 데, 이러한 캐패시터 상부 전극은 리페어 공정시 퓨즈부로 이용된다.In the case of a semiconductor memory device having a capacitor having a metal / insulator / silicon (MIS) structure, an upper electrode is formed of a metal layer. The upper electrode of the capacitor is used as a fuse during a repair process.

이 때, 리페어 공정은 상기 퓨즈부에 레이저를 조사하여 퓨즈를 컷팅시켜, 퓨즈 컷팅을 통해 리페어가 이루어져 정상적으로 동작하게 되면, 이후 신뢰성 테스트를 거쳐 최종 페일 여부를 판단하는 식으로 이루어진다.At this time, in the repair process, the fuse is cut by irradiating a laser to the fuse, and the repair is performed through the fuse cutting. When the repair is normally performed, a repair test is performed to determine whether the final fail is performed.

상기 신뢰성 테스트 중 고온 고습의 환경 하의 소자의 안정성을 테스트하는 THB(Temperature Humidity Bias Test)가 있다.Among the reliability tests, there is a Temperature Humidity Bias Test (THB) that tests the stability of the device under high temperature, high humidity.

도 1은 종래의 반도체 소자의 THB 테스트 후 퓨즈부의 산화를 나타낸 평면도이다.1 is a plan view illustrating oxidation of a fuse unit after a THB test of a conventional semiconductor device.

도 1과 같이, 종래의 반도체 소자는 리페어 공정으로 페일이 일어난 퓨즈를 컷팅한 후 신뢰성 테스트를 하게 된다. 그 중 고온 고습의 환경을 유도하여 소자 신뢰성을 검증하는 THB 테스트에서 퓨즈부 상부의 산화막이 보호막으로서 충분히역할을 하지 못하기 때문에, 퓨즈부 중 일부 퓨즈에 페일이 발생한다.As shown in FIG. 1, a conventional semiconductor device performs a reliability test after cutting a fuse in which a fail occurs in a repair process. Among them, a failure occurs in some fuses of the fuse part because the oxide film on the upper part of the fuse part does not sufficiently serve as a protective film in a THB test that induces an environment of high temperature and high humidity to verify device reliability.

이 때의 페일은 고온 고습 및 비교적 고전류의 열악한 환경에서 장시간 퓨즈부가 노출되었을 경우 금속 퓨즈부의 산화가 원인이며, 산화된 퓨즈부 금속층은 부도체가 되어, 커런트 경로를 변경시키므로 반도체 소자의 정상 동작은 불가능하다.The failing at this time is caused by oxidation of the metal fuse part when the fuse part is exposed for a long time in a high temperature, high humidity, and relatively poor current environment, and the oxidized fuse part metal layer becomes a non-conductor and changes the current path so that normal operation of the semiconductor device is impossible. Do.

특히, TiN을 상기 퓨즈부 금속층으로 사용할 때, THB 테스트 후 TiN층의 산화가 이루어져 부도체로 변하는 것이 관찰되었다(이 때, THB 테스트 조건은 80℃ 습도 85%, Vcc= 4.5V, 540hr 이다).In particular, when TiN was used as the fuse part metal layer, it was observed that the TiN layer was oxidized after THB testing to change to a non-conductor (at this time, THB test conditions were 85 ° C humidity 85%, Vcc = 4.5V, 540hr).

상기와 같은 종래의 반도체 소자의 캐패시터 형성 방법은 다음과 같은 문제점이 있다.The conventional capacitor formation method of a semiconductor device as described above has the following problems.

종래의 반도체 소자의 캐패시터를 형성하는 공정으로는 퓨즈부 THB 테스트에서, 상부 전극 금속층 상의 산화막(SiO₂)이 고온 고습의 환경으로부터 전혀 금속층을 보호해 주지 못한다.In the process of forming a capacitor of a conventional semiconductor device, in the fuse part THB test, the oxide film (SiO ₂ ) on the upper electrode metal layer does not protect the metal layer at all from an environment of high temperature and high humidity.

또한, 패키징 후에도 퓨즈부는 외부 환경에 노출되기 쉬운 취약한 부분이며, 이에 따라 TiN과 같은 금속층 퓨즈는 온도 및 습기 그리고, 고전류의 환경에 장시간 노출될 경우 산화 및 부식의 가능성이 높기 때문에 소자의 신뢰성에 치명적인 영향을 미칠 수 있다.In addition, even after packaging, the fuse part is vulnerable to exposure to the external environment. Accordingly, metal layer fuses such as TiN have a high possibility of oxidation and corrosion when exposed to temperature, moisture, and a high current environment for a long time. Can affect

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 고온 고습의 환경에서도 안정한 동작을 하도록 퓨즈 역할을 하는 캐패시터 상부 전극 상에 보호막을 증착한 반도체 소자의 캐패시터 형성 방법을 제공하는 데, 그 목적이 있다.The present invention has been made to solve the above problems and to provide a method of forming a capacitor of a semiconductor device in which a protective film is deposited on a capacitor upper electrode serving as a fuse to perform a stable operation even in an environment of high temperature and high humidity. have.

도 1은 종래의 반도체 소자의 THB 테스트 후 퓨즈부의 산화를 나타낸 평면도1 is a plan view showing oxidation of a fuse unit after a THB test of a conventional semiconductor device

도 2는 본 발명의 반도체 소자 형성 방법으로 형성된 반도체 소자 내 퓨즈부의 THB 테스트 후 모습을 나타낸 평면도2 is a plan view showing a state after the THB test of the fuse unit in the semiconductor device formed by the method of forming a semiconductor device of the present invention

도 3a 내지 도 3f는 본 발명 반도체 소자의 캐패시터 형성 방법을 나타낸 공정 단면도3A to 3F are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device according to the present invention.

도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of drawings

31 : 기판(SiO₂₎32 : 유전막31 substrate (SiO ₂₎ 32 dielectric film

33 : CVD 금속층 34 : 컨벤셔널 스퍼터 금속층33: CVD metal layer 34: conventional sputter metal layer

35 : 감광막 36 : 질화막(SiN)35 photosensitive film 36 nitride film (SiN)

37 : 패시베이션(SiO₂) 층37: passivation (SiO ₂ ) layer

상기와 같은 목적을 달성하기 위한 본 발명 반도체 소자의 캐패시터 형성 방법은 기판 내부 트렌치 형 표면에 도핑된 실리콘을 성장시킨 하부 전극을 형성하는 단계와, 상기 하부 전극 표면에 유전막을 증착하는 단계와, 상기 유전막 상에 CVD 금속층을 형성하여 트렌치 내부를 채우는 단계와, 상기 CVD 금속층 상에 평탄화 특성이 좋은 컨벤셔널 스퍼터 금속층을 형성하는 단계와, 상기 컨벤셔널 스퍼터 금속층, CVD 금속층을 캐패시터 형성 영역과 주변 영역의 소정 부분을 남기고 제거하는 단계와, 상기 컨벤셔널 스퍼터 금속층을 포함한 상기 기판 표면에 질화막을 증착시키는 단계와, 상기 질화막을 포함하여 전면에 패시베이션 층을 증착시키는 단계를 포함하여 이루어짐을 특징으로 한다.According to another aspect of the present invention, there is provided a method for forming a capacitor of a semiconductor device, the method comprising: forming a lower electrode on which a doped silicon is grown on a trench type surface in a substrate, depositing a dielectric film on the lower electrode surface, and Forming a CVD metal layer on the dielectric layer to fill the trench, forming a conventional sputtering metal layer having good planarization characteristics on the CVD metal layer, and forming the conventional sputtering metal layer and the CVD metal layer in the capacitor formation region and the peripheral region. And removing a predetermined portion, depositing a nitride film on the surface of the substrate including the conventional sputtered metal layer, and depositing a passivation layer on the entire surface including the nitride film.

이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 캐패시터 형성 방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of forming a capacitor of a semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 반도체 소자 형성 방법으로 형성된 반도체 소자 내 퓨즈부의 THB 테스트 후 모습을 나타낸 평면도이다.2 is a plan view showing the state after the THB test of the fuse unit in the semiconductor device formed by the method of forming a semiconductor device of the present invention.

도 2와 같이, 퓨즈부 상부에 질화막인 SiN을 증착하게 되면, THB 신뢰성 테스트에서 보호막 역할을 하여, 산화되는 퓨즈가 없기 때문에 안정적인 퓨즈부 상태를 유지하게 된다.As illustrated in FIG. 2, when SiN, which is a nitride film, is deposited on the fuse part, it serves as a protective film in the THB reliability test and maintains a stable fuse part state because there is no fuse oxidized.

도 3a 내지 도 3f는 본 발명 반도체 소자의 캐패시터 형성 방법을 나타낸 공정 단면도이다.3A to 3F are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device of the present invention.

도 3a 내지 도 3f에 도시된 기판(31)은 SiO₂성분의 산화막으로 캐패시터 주위에 형성된 산화막이다.The substrate 31 shown in FIGS. 3A to 3F is an oxide film formed around the capacitor with an oxide film of SiO ₂ component.

도 3a와 같이, 기판 내부 트렌치 형 표면에 도핑된 실리콘을 성장시킨 하부 전극을 형성한 후, 상기 하부 전극 표면에 유전막(32)을 증착하고, 상기 유전막(32) 상에 CVD(Chemical Vapor Deposition) 금속층(33)을 형성하여 트렌치 내부를 채운다.As shown in FIG. 3A, after forming a bottom electrode on which a doped silicon is grown on a trench type surface inside a substrate, a dielectric film 32 is deposited on the bottom electrode surface, and a chemical vapor deposition (CVD) is formed on the dielectric film 32. The metal layer 33 is formed to fill the trench.

이와 같이, CVD 금속층(33)으로 형성하는 이유는 화학 기상 증착(CVD) 공정으로 형성할 때, 스텝 커버리지(step coverage) 특성이 좋아 고 애스펙트 비(aspect ratio)를 가진 트렌치 내부를 채우기 쉽기 때문이다.As such, the reason for forming the CVD metal layer 33 is that, when formed by a chemical vapor deposition (CVD) process, the step coverage characteristics are good and the inside of the trench having an aspect ratio is easily filled. .

상기 CVD 금속층(33)은 상기 트렌치 내부를 완전히 채워, 기판 상부에서 오금속층의 들어오고 나온 정도를 완충하도록 한다.The CVD metal layer 33 completely fills the inside of the trench to buffer the degree of entry and exit of the mismetal layer on top of the substrate.

도 3b와 같이, 상기 CVD 금속층(33) 상에 평탄화 특성이 좋은 컨벤셔널 스퍼터(conventional sputter) 금속층(34)을 형성한다. 이 때는 상기 CVD 금속층(33)에 비해 비교적 두텁게 증착하는 데, 그 두께는 800 내지 1200Å으로 한다.As shown in FIG. 3B, a conventional sputter metal layer 34 having good planarization characteristics is formed on the CVD metal layer 33. At this time, the deposition is relatively thick compared to the CVD metal layer 33, the thickness is 800 to 1200 kPa.

도 3c와 같이, 감광막을 증착하고 이를 노광 및 현상하여 감광막 패턴(35)을 형성함으로써, 캐패시터 영역 및 퓨즈 영역을 정의한다.As shown in FIG. 3C, the capacitor region and the fuse region are defined by depositing the photoresist film, exposing and developing the photoresist pattern 35 to form the photoresist pattern 35.

도 3d와 같이, 상기 감광막 패턴(35)대로 상기 컨벤셔널 스퍼터 금속층(34), CVD 금속층(33)을 캐패시터 형성 영역과 주변 영역의 소정 부분을 남기고 제거한다.As shown in FIG. 3D, the conventional sputtering metal layer 34 and the CVD metal layer 33 are removed with the photoresist pattern 35 leaving a portion of the capacitor formation region and the peripheral region.

도 3e와 같이, 상기 컨벤셔널 스퍼터 금속층(34)을 포함한 상기 기판(31) 표면에 질화막(SiN)(36)을 증착한다.As shown in FIG. 3E, a nitride film (SiN) 36 is deposited on the surface of the substrate 31 including the conventional sputtered metal layer 34.

상기 질화막(36)은 100 내지 4000Å의 두께로 증착한다.The nitride film 36 is deposited to a thickness of 100 to 4000 kPa.

도 3f와 같이, 상기 질화막(36)을 포함하여 전면에 반도체 소자의 모든 영역을 안정하게 덮을 수 있도록 산화막 성분의 패시베이션 층(37)을 증착한다.As shown in FIG. 3F, a passivation layer 37 of an oxide film component is deposited on the entire surface including the nitride film 36 so as to stably cover all regions of the semiconductor device.

도 3e와 도 3f와 증착한 질화막과 패시베이션 층(37)은 보호막의 역할을 하는 층으로, CVD 금속층(33)과 컨벤셔널 금속층(34)을 보호한다.The nitride film and the passivation layer 37 deposited as shown in FIGS. 3E and 3F serve as a protective film to protect the CVD metal layer 33 and the conventional metal layer 34.

종래와는 SiN의 질화막(36)을 상기 컨벤셔널 스퍼터 금속층(34) 상에 형성함으로써, 고온 고습 환경에서도 안정하게 동작하도록 하였다.Conventionally, the nitride film 36 of SiN is formed on the conventional sputtered metal layer 34 to operate stably even in a high temperature, high humidity environment.

상기에서 기술한 공정에서 형성한 상기 CVD 금속층(33) 및 컨벤셔널 스퍼터 금속층(34)은 동일 성분으로 하며, W, Al, W₆, Ti, Cu, TiN 의 금속 중 어느 하나를 사용한다The CVD metal layer 33 and the conventional sputtering metal layer 34 formed in the above-described process are made of the same component, and any one of metals of W, Al, W ₆ , Ti, Cu, and TiN is used.

상기 CVD 금속층(33), 컨벤셔널 스퍼터 금속층(34)은 기판의 셀 영역에서는 캐패시터의 상부 전극으로 기능하며, 주변 영역에서는 퓨즈로 기능한다.The CVD metal layer 33 and the conventional sputter metal layer 34 function as the upper electrode of the capacitor in the cell region of the substrate and as a fuse in the peripheral region.

상기와 같은 본 발명의 반도체 소자의 캐패시터 형성 방법은 다음과 같은 효과가 있다.The method of forming a capacitor of the semiconductor device of the present invention as described above has the following effects.

리페어 시 퓨즈부로 이용되는 캐패시터 상부 전극 상에 TiN층을 증착하여, 반도체 소자가 노출될 수 있는 여러 환경에 대해 보호막 역할을 할 수 있도록 한다.The TiN layer is deposited on the upper electrode of the capacitor used as a fuse during the repair, thereby acting as a protective film for various environments where the semiconductor device may be exposed.

특히, 고온 고습의 환경에서 신뢰성을 검증하는 THB 신뢰성 테스트 후에도 퓨즈부 금속층의 산화없는 안정적인 상태를 유지하여 퓨즈부의 커런트 경로를 유지함으로써, 반도체 소자의 신뢰성을 향상시킬 수 있다.In particular, even after the THB reliability test for verifying reliability in a high temperature and high humidity environment, by maintaining a stable state without oxidation of the fuse part metal layer and maintaining a current path of the fuse part, the reliability of the semiconductor device can be improved.

Claims

Forming a bottom electrode on which a doped silicon is grown on a trench type surface in the substrate;

Depositing a dielectric film on the lower electrode surface;

Forming a CVD metal layer on the dielectric layer to fill the trench;

Forming a conventional sputtering metal layer having good planarization characteristics on the CVD metal layer;

Removing the conventional sputter metal layer and the CVD metal layer leaving a portion of a capacitor formation region and a peripheral region;

Depositing a nitride film on the substrate surface including the conventional sputter metal layer;

Capacitor forming method of a semiconductor device comprising the step of depositing a passivation on the entire surface including the nitride film.

The method of claim 1, wherein the CVD metal layer and the conventional sputter metal layer are made of the same component, and any one of W, Al, W ₆ , Ti, Cu, and TiN is used.

The method of claim 1, wherein the nitride film is formed of SiN.

The method of claim 1, wherein the nitride film is deposited to a thickness of 100 to 4000 kPa.

The method of claim 1, wherein the CVD metal layer and the conventional sputter metal layer serve as an upper electrode of the capacitor in the cell region of the substrate, and act as a fuse in the peripheral region.