KR20030001609A - Method for manufacturing a flash memory - Google Patents

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KR20030001609A
KR20030001609A KR1020010036386A KR20010036386A KR20030001609A KR 20030001609 A KR20030001609 A KR 20030001609A KR 1020010036386 A KR1020010036386 A KR 1020010036386A KR 20010036386 A KR20010036386 A KR 20010036386A KR 20030001609 A KR20030001609 A KR 20030001609A
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layer
region
peripheral circuit
ono
forming
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이문화
김태규
장윤수
최원열
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주식회사 하이닉스반도체
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    • H—ELECTRICITY
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    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor

Abstract

PURPOSE: A method for fabricating a flash memory device is provided to prevent a substrate from being damaged in a subsequent process by forming a buffer oxide layer on a peripheral circuit region of the substrate, and to reduce a leakage current caused by F-N tunneling by strengthening the thickness of an upper oxide layer of an ONO layer and by stabilizing the interface of the ONO layer. CONSTITUTION: A cell region, the first peripheral circuit region and the second peripheral circuit region are defined in the semiconductor substrate(200) having an isolation layer(201). The buffer oxide layer(202) is formed on the substrate. The buffer oxide layer on a memory formation region is removed. A tunnel oxide layer(204) and the first polysilicon layer(205) are formed. The first polysilicon layer and the tunnel oxide layer on the peripheral circuit region and the isolation layer are eliminated. The ONO layer(206) is formed on the resultant structure. A nitride layer(207) is formed on the ONO layer before an annealing process using N2 gas is performed. The ONO layer and the nitride layer in the first and second peripheral circuit regions are removed. Gate oxide layers of different thicknesses are formed in the first and second peripheral circuit regions, respectively. The second polysilicon layer is formed on the resultant structure.

Description

플래시 메모리의 제조 방법{Method for manufacturing a flash memory}Method for manufacturing a flash memory

본 발명은 플래시 메모리의 제조 방법에 관한 것으로, 특히 플래시 메모리 제조시 형성되는 ONO층의 특성을 개선할 수 있는 플래시 메모리 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory, and more particularly, to a method of manufacturing a flash memory capable of improving the characteristics of an ONO layer formed during manufacture of a flash memory.

종래의 플래시 메모리의 제조 방법을 도 1a 내지 1e를 참조로 간략하게 설명한다.A conventional method of manufacturing a flash memory will be briefly described with reference to Figs. 1A to 1E.

도 1a를 참조하면, 소자 분리막(101)이 형성된 반도체 기판(100)에 셀 영역과 주변 회로 영역을 규정한다. 셀 영역은 셀이 형성될 영역(CELL)을 포함하고, 주변 회로 영역은 다시 LV(Low Voltage) 영역과 HV(High Voltage) 영역으로 각각 규정한다. 여기서 LV 영역은 저전압이 인가되는 주변 회로 영역이며, HV 영역은 고전압이 인가되는 주변 회로 영역이다. 먼저, 반도체 기판 상부에 터널 산화막(102) 및 제 1 폴리실리콘층(103a)을 순차적으로 형성한다.Referring to FIG. 1A, a cell region and a peripheral circuit region are defined in a semiconductor substrate 100 on which an isolation layer 101 is formed. The cell region includes a region CELL in which a cell is to be formed, and the peripheral circuit region is defined as a low voltage (LV) region and a high voltage (HV) region, respectively. The LV region is a peripheral circuit region to which a low voltage is applied, and the HV region is a peripheral circuit region to which a high voltage is applied. First, the tunnel oxide film 102 and the first polysilicon layer 103a are sequentially formed on the semiconductor substrate.

도 1b를 참조하면, 전체 구조 상부에 포토레지스트층을 증착하고 이 포토레지스트층이 셀이 형성될 영역(CELL)만을 덮도록 패터닝한다. 이와 같이 패터닝된 포토레지스트 패턴을 마스크로 사용하여 건식 식각 공정으로 노출된 하부의 제 1 폴리실리콘층(103a)을 식각하여 제거한다. 그러므로, 제 1 폴리실리콘층 패턴(103b)이 형성되고, 그 후, 포토레지스트 패턴을 제거한 후 HF 용액을 이용한 세정 공정으로 폴리머와 잔여 산화물을 제거한다.Referring to FIG. 1B, a photoresist layer is deposited on the entire structure, and the photoresist layer is patterned so as to cover only the region CELL in which the cell is to be formed. Using the patterned photoresist pattern as a mask, the lower first polysilicon layer 103a exposed by the dry etching process is etched and removed. Therefore, the first polysilicon layer pattern 103b is formed, and then the photoresist pattern is removed and then the polymer and residual oxide are removed by a cleaning process using an HF solution.

도 1c를 참조하면, 전체 구조 상부에 ONO 층(104)을 형성하고, 포토레지스트층을 증착한다. 이 포토레지스트층이 셀 영역만을 덮도록 패터닝한다.Referring to FIG. 1C, an ONO layer 104 is formed over the entire structure, and a photoresist layer is deposited. The photoresist layer is patterned to cover only the cell region.

도 1d를 참조하면, 셀 영역만 덮도록 패터닝된 포토레지스트층(PR)을 마스크로 사용하여 노출된 주변 회로 영역의 ONO 층(104)을 차례로 식각하여 제거한다. 그런 다음, 포토레지스트 패턴(PR)을 제거한다. 그런 다음 HF 용액을 이용한 세정공정으로 잔여 산화물을 제거한다. 그 후에, HV 영역에 HV 게이트 산화막(105)을 형성한다.Referring to FIG. 1D, the ONO layer 104 of the exposed peripheral circuit region is sequentially removed by using the photoresist layer PR patterned to cover only the cell region as a mask. Then, the photoresist pattern PR is removed. The residual oxide is then removed by a rinse with HF solution. Thereafter, an HV gate oxide film 105 is formed in the HV region.

도 1e를 참조하면, LV 영역에 LV 게이트 산화막(106)을 HV 게이트 산화막과 두께를 다르게 하여 형성한다. HV 게이트 산화막과 LV 게이트 산화막은 각각 포토레지스트층을 증착하고 패터닝하여 패터닝된 포토레지스트를 마스크로 이용하여 식각하는 방식으로 형성된다. 그런 다음, 전체 구조 상부에 제 2 폴리실리콘층(107)을 형성한다.Referring to FIG. 1E, the LV gate oxide film 106 is formed in the LV region with a thickness different from that of the HV gate oxide film. The HV gate oxide film and the LV gate oxide film are respectively formed by depositing and patterning a photoresist layer and etching by using the patterned photoresist as a mask. Then, a second polysilicon layer 107 is formed over the entire structure.

종래의 플래시 메모리의 제조 방법에서, 주변 회로 영역상의 ONO 층을 제거하고 HF 용액을 이용한 세정 공정으로 잔여 산화물을 제거할 때, 셀 영역은 ONO층의 질화막이 배리어로 사용되어 기판 손상이 없지만, 주변 회로 영역에서는 충분한 배리어가 없으므로 기판의 손상을 초래하게 된다. 또한, 제 2 폴리실리콘층에 양의 바이어스 전압이 인가되는 경우, 종래 기술에 의해 형성된 ONO(기판쪽부터 제 1 산화막-질화막-제 2 산화막)층의 제 1 산화막과 제 2 산화막 사이에 FN 전류(Fowler Nordhein electron current)와 FP 전류(Frenkel Poole hole current)가 생성된다. 즉, 제 1 산화막이 제 2 산화막 보다 두꺼우면 저전계에서 FP 전류에 의해 질화막을 통과한 홀이 FN 전류에 의한 전자보다 많아지게 된다. 그러나 이러한 홀은 상대적으로 두꺼운 제 1 산화막을 뚫을 정도는 되지 않아, 제 1 산화막과 질화막 계면에 포획되어지고 계속해서 전계가 증가하면, FN 터널링에 의해 전자가 홀과 트래핑(trapping)되어 어느정도까지 누설 전류 증가가 완만해지게 된다. 만약 제 2 산화막이 제 1 산화막보다 두꺼우면, 상기 현상과 반대 현상이 일어나게 된다. 이러한 누설 전류의 생성은 셀의 프로그램 및 소거 특성을 저하시키는 원인이 된다.In the conventional method of manufacturing a flash memory, when the ONO layer on the peripheral circuit region is removed and residual oxide is removed by a cleaning process using an HF solution, the cell region is free from substrate damage due to the nitride film of the ONO layer being used as a barrier. There is not enough barrier in the circuit area resulting in damage to the substrate. In addition, when a positive bias voltage is applied to the second polysilicon layer, the FN current is formed between the first oxide film and the second oxide film of the ONO (substrate-nitride film-second oxide film) layer formed by the prior art. (Fowler Nordhein electron current) and FP current (Frenkel Poole hole current) are generated. In other words, when the first oxide film is thicker than the second oxide film, the number of holes passing through the nitride film by the FP current in the low electric field is larger than the electrons due to the FN current. However, these holes are not enough to penetrate the relatively thick first oxide film, so if they are trapped at the interface between the first oxide film and the nitride film and continue to increase in electric field, electrons are trapped with the hole by FN tunneling and leak to some extent. The increase in current will slow down. If the second oxide film is thicker than the first oxide film, the opposite phenomenon occurs. The generation of such leakage currents causes deterioration of the program and erase characteristics of the cell.

이러한 종래 기술의 문제점을 극복하기 위하여, 본 발명의 목적은 플래시 메모리의 제조 공정에서 반도체 기판 상의 주변 회로 영역의 상부에 미리 버퍼 산화막을 형성하여 후속 HF 세정 공정 및 식각 공정 등에서 기판의 손상을 방지하고, N2가스를 이용한 어닐 공정을 통해 ONO층 상부에 질화막을 형성함으로써 ONO층의 두께를 보강하여 ONO층의 누설 전류를 감소시키는 데 있다.In order to overcome the problems of the prior art, an object of the present invention is to form a buffer oxide film on top of the peripheral circuit area on the semiconductor substrate in the manufacturing process of the flash memory to prevent damage to the substrate in the subsequent HF cleaning process and etching process, In addition, the nitride film is formed on the ONO layer through an annealing process using N 2 gas to reinforce the thickness of the ONO layer to reduce the leakage current of the ONO layer.

도 1a 내지 1e는 종래 기술에 따른 플래시 메모리의 제조 공정을 순차적으로 나타낸 단면도.1A to 1E are cross-sectional views sequentially illustrating a manufacturing process of a flash memory according to the prior art.

도 2a 내지 2f는 본 발명에 따른 플래시 메모리의 제조 공정을 순차적으로 나타낸 단면도.2A to 2F are cross-sectional views sequentially illustrating a manufacturing process of a flash memory according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100,200: 반도체 기판101,201: 소자 분리막100,200: semiconductor substrate 101,201: device isolation film

102,204: 터널 산화막103a, 205: 제 1 폴리실리콘층102, 204: tunnel oxide film 103a, 205: first polysilicon layer

104, 206: ONO 층105, 106, 208, 209: 게이트 산화막107, 210: 제 2 폴리실리콘층 202: 버퍼 산화막104, 206: ONO layer 105, 106, 208, 209: gate oxide film 107, 210: second polysilicon layer 202: buffer oxide film

206: ONO층207: 질화막206: ONO layer 207: nitride film

PR: 포토레지스트층PR: photoresist layer

상기의 목적을 성취하기 위하여, 본 발명에 따른 플래시 메모리의 제조 방법은, 소자 분리막이 형성된 반도체 기판에 셀 영역과 주변 회로 영역을 규정하고, 상기 주변 회로 영역에 제 1 주변 회로 영역과 제 2 주변 회로 영역을 규정하는 단계; 상기 반도체 기판 상부에 버퍼 산화막을 형성하는 단계; 메모리가 형성될 영역 상의 상기 버퍼 산화막을 제거하는 단계; 터널 산화막 및 제 1 폴리실리콘층을 형성하는 단계; 상기 주변 회로 영역과 소자 분리막 영역 상부의 상기 제 1 폴리실리콘층과 터널 산화막을 식각하여 제거하는 단계; 전체 구조 상부에 ONO층을 형성하는 단계; N2가스를 이용한 어닐 공정을 실시하여 상기 ONO층 상에 질화막을 형성하는 단계; 상기 주변 회로 영역의 상기 ONO층과 질화막을 식각하여 제거하는 단계; 상기 제 1 주변 회로 영역과 상기 제 2 주변 영역에 각각 다른 두께를 갖는 게이트 산화막을 형성하는 단계; 및 전체 구조 상부에 제 2 폴리실리콘층을 형성하는 단계를 포함하여 이루어진다.In order to achieve the above object, in the method of manufacturing a flash memory according to the present invention, a cell region and a peripheral circuit region are defined in a semiconductor substrate on which an element isolation film is formed, and a first peripheral circuit region and a second peripheral region are defined in the peripheral circuit region. Defining a circuit area; Forming a buffer oxide layer on the semiconductor substrate; Removing the buffer oxide film on a region where a memory is to be formed; Forming a tunnel oxide film and a first polysilicon layer; Etching away the first polysilicon layer and the tunnel oxide layer over the peripheral circuit region and the device isolation region; Forming an ONO layer over the entire structure; Performing a annealing process using N 2 gas to form a nitride film on the ONO layer; Etching away the ONO layer and the nitride film in the peripheral circuit region; Forming a gate oxide layer having a different thickness in the first peripheral circuit region and the second peripheral region; And forming a second polysilicon layer over the entire structure.

이제 도 2a 내지 2f를 참조로 본 발명의 일 실시예를 상세히 설명한다.An embodiment of the present invention will now be described in detail with reference to FIGS. 2A-2F.

먼저, 도 2a를 참조하면, 소자 분리막(201)이 형성된 반도체 기판(200)의 소정 영역에 셀 영역과 주변 회로 영역을 규정한다. 셀 영역은 셀이 형성될 영역(CELL)을 포함하고, 주변 회로 영역은 다시 저전압이 인가되는 LV(Low Voltage) 영역 및 고전압이 인가되는 HV(High Voltage) 영역으로 각각 규정한다. 이후로, LV 영역은 제 1 주변 회로 영역으로, HV 영역은 제 2 주변 회로 영역으로 각각 언급한다. 반도체 기판 상부에 버퍼 산화막(202)을 형성하고 그 위에 포토레지스트층을 증착한다. 포토레지스트층은 셀 영역에서 셀이 형성될 소정 영역(CELL) 만을 노출시키도록 패터닝되고, 패터닝된 포토레지스트 패턴(PR)을 마스크로 사용하여 노출된 영역의 버퍼 산화막(202)을 식각하여 제거한다. 그런 다음, BOE 세정 공정을 실시한다.First, referring to FIG. 2A, a cell region and a peripheral circuit region are defined in a predetermined region of the semiconductor substrate 200 on which the device isolation layer 201 is formed. The cell region includes a region CELL in which a cell is to be formed, and the peripheral circuit region is defined as a low voltage (LV) region to which a low voltage is applied and a high voltage (HV) region to which a high voltage is applied, respectively. Thereafter, the LV region is referred to as the first peripheral circuit region and the HV region is referred to as the second peripheral circuit region, respectively. A buffer oxide film 202 is formed over the semiconductor substrate and a photoresist layer is deposited thereon. The photoresist layer is patterned to expose only a predetermined region CELL in which the cell is to be formed in the cell region, and the buffer oxide layer 202 of the exposed region is etched away using the patterned photoresist pattern PR as a mask. . Then, a BOE cleaning process is performed.

도 2b를 참조하면, 포토레지스트 패턴을 제거하고 전체 구조 상부에 터널 산화막(204) 및 제 1 폴리실리콘층(205)을 형성한다.Referring to FIG. 2B, the photoresist pattern is removed and the tunnel oxide layer 204 and the first polysilicon layer 205 are formed on the entire structure.

그런 다음, 도 2c를 참조하면, 포토레지스트층을 증착하고 셀이 형성될 소정 영역(CELL) 만을 덮도록 이 포토레지스트층을 패터닝한다. 패터닝된 포토레지스트층을 마스크로 사용하여 주변 회로 영역과 소자 분리막(201) 영역 상부의 제 1 폴리실리콘층(205)과 터널 산화막(204)을 식각하여 제거한다. 그런 다음, 포토레지스트 패턴을 제거하고 HF 용액을 이용하여 10초간 세정 및 식각 공정을 실시하여 잔여 산화물을 제거한다.Then, referring to FIG. 2C, the photoresist layer is deposited and the photoresist layer is patterned so as to cover only a predetermined region CELL in which the cell is to be formed. Using the patterned photoresist layer as a mask, the first polysilicon layer 205 and the tunnel oxide layer 204 over the peripheral circuit region and the device isolation layer 201 region are etched and removed. Then, the photoresist pattern is removed and the remaining oxide is removed by performing a cleaning and etching process for 10 seconds using HF solution.

도 2d를 참조하면, 전체 구조 상부에 ONO층(206)을 형성한다. 그런 다음 N2가스를 이용한 어닐 공정을 수행하여 ONO층(206) 상에 제 2 질화막(207)을 형성한다. N2가스를 이용한 어닐 공정은 대략 750℃의 온도에서 대략 100분동안 진행되는 것이 바람직하다.Referring to FIG. 2D, an ONO layer 206 is formed over the entire structure. Then, an annealing process using N 2 gas is performed to form a second nitride film 207 on the ONO layer 206. The annealing process using N 2 gas is preferably performed for about 100 minutes at a temperature of about 750 ° C.

도 2e를 참조하면, 전체 구조 상부에 포토레지스트층을 증착하고 주변 회로 영역을 노출시키도록 패터닝한 후, 패터닝된 포토레지스트층을 마스크로 사용하여 주변 회로 영역의 제 2 질화막(207)과 ONO층(206)을 순차적으로 제거한다. 그런 다음, H2SO4:H2O가 3:1의 비율로 혼합된 용액과 NH4OH:H2O2:H2O가 1:1:5의 비율로 혼합된 용액을 사용하여 세정 공정을 실시한다. 그 후, 제 2 주변 회로 영역 상에HV 게이트 산화막(208)을 형성한다.Referring to FIG. 2E, after the photoresist layer is deposited over the entire structure and patterned to expose the peripheral circuit region, the second nitride film 207 and the ONO layer of the peripheral circuit region are formed using the patterned photoresist layer as a mask. 206 is sequentially removed. Then, using a solution in which H 2 SO 4 : H 2 O is mixed at a ratio of 3: 1 and a solution in which NH 4 OH: H 2 O 2 : H 2 O is mixed at a ratio of 1: 1: 5 Carry out the process. Thereafter, an HV gate oxide film 208 is formed on the second peripheral circuit region.

도 2f를 참조하면, 제 1 주변 회로 영역 상에 LV 게이트 산화막(209)을 형성한다. HV 게이트 산화막과 LV 게이트 산화막은 각각 다른 두께로 형성되며, 일반적인 공정, 즉 포토레지스트 패턴을 형성한후 식각하는 공정을 사용하여 각각 순차적으로 형성된다. 그 후에, 전체 구조 상부에 제 2 폴리실리콘층(210)을 증착함으로써 플래시 메모리를 형성한다.Referring to FIG. 2F, the LV gate oxide film 209 is formed on the first peripheral circuit region. The HV gate oxide film and the LV gate oxide film are formed to have different thicknesses, respectively, and are sequentially formed using a general process, that is, a process of forming and then etching a photoresist pattern. Thereafter, a flash memory is formed by depositing a second polysilicon layer 210 over the entire structure.

상기 설명한 바와 같이, 본 발명에 따르면, 반도체 기판의 주변 회로 영역의 상부에 미리 버퍼 산화막을 형성하여 후속 세정 공정 및 식각 공정 등에서 기판의 손상을 방지하고, N2가스를 이용한 어닐 공정을 통해 ONO 층의 상부 산화막의 두께를 보강하고 ONO층을 안정의 인터페이스를 안정화시킴으로써 F-N 터널링에 의한 전류 누설을 감소시키고, 셀 프로파일을 개선시키며, 동시에 플래시 메모리의 양품율을 높일 수 있다.As described above, according to the present invention, a buffer oxide film is formed in advance on the peripheral circuit region of the semiconductor substrate to prevent damage to the substrate in a subsequent cleaning process and an etching process, and the ONO layer through an annealing process using N 2 gas. By reinforcing the thickness of the upper oxide film and stabilizing the interface of the ONO layer, it is possible to reduce current leakage due to FN tunneling, improve cell profile, and at the same time increase the yield of flash memory.

Claims (7)

소자 분리막이 형성된 반도체 기판에 셀 영역, 제 1 주변 회로 영역 및 제 2 주변 회로 영역을 규정하는 단계;Defining a cell region, a first peripheral circuit region and a second peripheral circuit region on the semiconductor substrate on which the device isolation film is formed; 상기 반도체 기판 상부에 버퍼 산화막을 형성하는 단계;Forming a buffer oxide layer on the semiconductor substrate; 메모리가 형성될 영역 상의 상기 버퍼 산화막을 제거하는 단계;Removing the buffer oxide film on a region where a memory is to be formed; 터널 산화막 및 제 1 폴리실리콘층을 형성하는 단계;Forming a tunnel oxide film and a first polysilicon layer; 상기 주변 회로 영역과 소자 분리막 영역 상부의 상기 제 1 폴리실리콘층과 터널 산화막을 제거하는 단계;Removing the first polysilicon layer and the tunnel oxide layer over the peripheral circuit region and the device isolation region; 전체 구조 상부에 ONO층을 형성하는 단계;Forming an ONO layer over the entire structure; N2가스를 이용한 어닐 공정을 실시하여 상기 ONO층 상에 질화막을 형성하는 단계;Performing a annealing process using N 2 gas to form a nitride film on the ONO layer; 상기 제 1 및 제 2 주변 회로 영역의 ONO층과 질화막을 제거하는 단계;Removing the ONO layer and the nitride film of the first and second peripheral circuit regions; 상기 제 1 주변 회로 영역과 상기 제 2 주변 영역에 각각 다른 두께를 갖는 게이트 산화막을 형성하는 단계; 및Forming a gate oxide layer having a different thickness in the first peripheral circuit region and the second peripheral region; And 전체 구조 상부에 제 2 폴리실리콘층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래시 메모리의 제조 방법.Forming a second polysilicon layer over the entire structure. 제1항에 있어서, 상기 버퍼 산화막을 제거하는 단계는 상기 버퍼 산화막 상부에 포토레지스트층을 증착하고 셀 영역에서 셀이 형성될 소정 영역만을 노출시키도록 패터닝하고 패터닝된 포토레지스트층을 마스크로 사용하여 노출된 영역의 버퍼 산화막을 제거하는 것을 특징으로 하는 플래시 메모리의 제조 방법.The method of claim 1, wherein the removing of the buffer oxide layer comprises depositing a photoresist layer on the buffer oxide layer, patterning the photoresist layer to expose only a predetermined region in which a cell is to be formed, and using the patterned photoresist layer as a mask. A method of manufacturing a flash memory, characterized by removing the buffer oxide film in the exposed area. 제1항에 있어서, 상기 제 1 및 제 2 주변 회로 영역의 ONO층과 질화막을 식각하여 제거한 후에 H2SO4:H2O가 3:1의 비율로 혼합된 용액과 NH4OH:H2O2:H2O가 1:1:5의 비율로 혼합된 용액을 사용하여 세정 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리의 제조 방법.The method according to claim 1, wherein after the etching of the ONO layer and the nitride film of the first and second peripheral circuit regions and removal of H 2 SO 4 : H 2 O in a ratio of 3: 1 and NH 4 OH: H 2 A method of manufacturing a flash memory, characterized by further comprising the step of performing a cleaning process using a solution in which O 2 : H 2 O is mixed at a ratio of 1: 1: 5. 제1항에 있어서, 상기 N2가스를 이용한 어닐 공정은 750℃의 온도에서 100분동안 진행되는 것을 특징으로 하는 플래시 메모리의 제조 방법.The method of claim 1, wherein the annealing process using the N 2 gas is performed at a temperature of 750 ° C. for 100 minutes. 소자분리막이 형성된 반도체 기판 상부에 버퍼 산화막을 형성하는 단계;Forming a buffer oxide film on the semiconductor substrate on which the device isolation film is formed; 메모리가 형성될 영역 상의 상기 버퍼 산화막을 제거하는 단계;Removing the buffer oxide film on a region where a memory is to be formed; 전체 구조 상부에 터널 산화막 및 제 1 폴리실리콘층을 형성하는 단계;Forming a tunnel oxide film and a first polysilicon layer on the entire structure; 상기 메모리가 형성될 영역에만 상기 제 1 폴리실리콘층과 터널 산화막이 남도록 상기 제 1 폴리실리콘층과 상기 터널 산화막을 식각하는 단계;Etching the first polysilicon layer and the tunnel oxide layer so that the first polysilicon layer and the tunnel oxide layer remain only in regions where the memory is to be formed; 전체 구조 상부에 ONO층을 형성하는 단계; 및Forming an ONO layer over the entire structure; And N2가스를 이용한 어닐 공정을 실시하여 상기 ONO층 상에 질화막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래시 메모리의 제조 방법.And forming a nitride film on said ONO layer by performing an annealing process using N 2 gas. 제5항에 있어서, 상기 메모리가 형성될 영역 상의 버퍼 산화막을 제거하는 단계는 상기 버퍼 산화막 상부에 포토레지스트층을 증착하고 셀 영역에서 셀이 형성될 소정 영역만을 노출시키도록 패터닝하고 패터닝된 포토레지스트층을 마스크로 사용하여 노출된 영역의 버퍼 산화막을 식각하는 것을 특징으로 하는 플래시 메모리의 제조 방법.The method of claim 5, wherein the removing of the buffer oxide layer on the region where the memory is to be formed comprises depositing a photoresist layer on the buffer oxide layer and patterning and patterning the photoresist to expose only a predetermined region where the cell is to be formed in the cell region. A method of manufacturing a flash memory comprising etching a buffer oxide film in an exposed area using a layer as a mask. 제5항에 있어서, 상기 N2가스를 이용한 어닐 공정은 750℃의 온도에서 100분동안 진행되는 것을 특징으로 하는 플래시 메모리의 제조 방법.The method of claim 5, wherein the annealing process using the N 2 gas is performed at a temperature of 750 ° C. for 100 minutes.
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KR100482370B1 (en) * 2002-09-27 2005-04-13 삼성전자주식회사 Semiconductor device having difference thickness of gate oxide
CN105304572A (en) * 2014-07-29 2016-02-03 中芯国际集成电路制造(上海)有限公司 Semiconductor device formation method

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