KR200299465Y1 - Microprocessor's Power-Down Wake-Up Circuitry - Google Patents
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Abstract
본 고안에 따른 마이크로프로세서의 파워 다운 웨이크 업 회로는 파워 다운 모드 수행시 PNP트랜지스터의 에미터단에 하이레벨 신호를 출력하고, 이때 외부 스위치에 의해 웨이크 업 신호가 인가되는 경우 캐패시터의 충전시간에 따라 일정 시간동안 마이크로프로세서의 리세트단자에 리세트 신호를 출력한다.The power down wake-up circuit of the microprocessor according to the present invention outputs a high-level signal to the emitter end of the PNP transistor when the power-down mode is performed. In this case, when the wake-up signal is applied by an external switch, the power down wake-up circuit is constant according to the charging time of the capacitor. The reset signal is output to the reset terminal of the microprocessor for a time.
따라서, 본 고안에 따른 마이크로프로세서의 파워 다운 웨이크 업 회로에 의하여 정상적인 동작 모드에서는 외부 스위치에 의한 웨이크업 신호가 인가되더라도 리세트 동작을 수행하지 않고, 파워 다운 모드에서 웨이크업 신호가 인가되는 경우에만 파워 다운 모드를 해제시키는 리세트 동작이 수행되도록 하여 정상적인 모드에서의 오동작을 방지할 수 있는 효과를 제공하게 된다.Therefore, even when the wake-up signal by the external switch is applied in the normal operation mode by the power-down wake-up circuit of the microprocessor according to the present invention, the reset operation is not performed, but only when the wake-up signal is applied in the power-down mode. The reset operation for releasing the power down mode is performed to provide an effect of preventing malfunction in the normal mode.
Description
본 고안은 마이크로프로세서의 파워 다운 웨이크 업 회로에 관한 것으로서, 더욱 상세하게는 전력 손실을 방지하기 위하여 마이크로프로세서에서 제공되는 전력 절감 모드의 수행중에 전력 절감 모드를 해제시키기 위한 안정된 리세트 신호를 발생시키는 마이크로프로세서의 파워 다운 웨이크 업 회로에 관한 것이다.The present invention relates to a power down wake-up circuit of a microprocessor, and more particularly, to generate a stable reset signal for releasing a power saving mode during execution of a power saving mode provided by a microprocessor to prevent power loss. A power down wake up circuit of a microprocessor.
일반적으로 마이크로프로세서를 사용하는 기기 예컨데 컴퓨터에서는 사용자가 일정 시간 이상 사용하지 않는 경우의 불필요한 전력 손실을 방지하기 위한 파워 다운(power down) 모드를 제공하게 된다. 이러한 파워 다운 모드는 일예로 모니터로 공급되는 전력을 차단하거나, 혹은 자체의 클럭 속도를 낮추어 전력 소모를 줄이거나 하여 불필요한 전력 손실을 방지하도록 한다. 한편, 이러한 파워 다운 모드로부터 원래의 동작 가능 모드로 복귀하는 것을 웨이크 업(wake up)이라고 하는 데, 이러한 웨이크 업을 위한 동작 조건은 사용자가 키보드를 건드렸을 때, 마우스를 사용할 때등이다.In general, a device using a microprocessor, for example, a computer, provides a power down mode to prevent unnecessary power loss when the user does not use it for a certain period of time. This power-down mode, for example, cuts power to the monitor, or lowers its clock speed to reduce power consumption and prevent unnecessary power loss. On the other hand, returning from the power down mode to the original operable mode is called wake up, and the operating condition for the wake up is when the user touches the keyboard or when using a mouse.
도 1은 종래 종래 마이크로프로세서의 파워 다운 웨이크 업 회로를 보인 회로도이다. 도 1에 도시된 바와 같이, 종래 웨이크 업 회로에서는 논리합(AND) 게이트(혹은 부논리합(NAND)게이트)(10)를 사용하여 전원 리세트 신호의 입력 혹은 사용자에 의한 외부 스위치(S1) 입력이 판단되는 경우 마이크로프로세서(20)의 리세트 단자(RESET)에 리세트 신호를 입력하여 동작 모드를 리세트시키게 된다.1 is a circuit diagram illustrating a power down wake-up circuit of a conventional microprocessor. As shown in FIG. 1, in the conventional wake-up circuit, the input of the power reset signal or the input of the external switch S1 by the user is performed by using an AND gate (or NAND gate) 10. If determined, the reset signal is input to the reset terminal RESET of the microprocessor 20 to reset the operation mode.
그러나, 이러한 종래 파워 다운 웨이크 업 회로에 있어서, 파워 다운 모드가 수행중인 상태가 아닌 정상적인 동작 모드의 수행 중에 사용자의 부주의 및 동작 미숙으로 인하여 외부 리세트 스위치(S1)가 동작되는 경우에는 논리합 게이트(10)가 동작되어 마이크로프로세서(20)의 리세트 단자(RESET)에 리세트 신호를 입력하게 되어 동작이 리세트되는 문제점이 발생되었다.However, in such a conventional power down wake-up circuit, when the external reset switch S1 is operated due to carelessness and immature operation of the user during the normal operation mode other than the power down mode, the logical sum gate ( 10) is operated to input the reset signal to the reset terminal (RESET) of the microprocessor 20 has a problem that the operation is reset.
본 고안은 전술한 문제점을 해결하기 위해 안출된 것으로서, 그 목적은 파워 다운 모드의 수행 중에 정상적인 동작 모드로 복귀하기 위한 리세트 신호를 발생시키는 파워 다운 웨이크 업 회로에 있어서 파워 다운 모드가 아닌 정상적인 동작 모드에서는 외부 스위치 입력에 의한 리세트가 수행되지 않도록 하여 파워 다운 모드에서의 안정된 리세트 동작이 가능하도록 한 마이크로프로세서의 파워 다운 웨이크 업 회로를 제공하고자 하는 것이다.The present invention has been made to solve the above-described problems, and its purpose is to provide a reset signal for returning to a normal operation mode while performing the power down mode. In the mode, it is intended to provide a power down wake-up circuit of a microprocessor which prevents the reset by the external switch input from being performed so that a stable reset operation in the power down mode is possible.
전술한 목적을 달성하기 위하여 본 고안에 따른 마이크로프로세서의 파워 다운 웨이크 업 회로는 전력 손실을 감소시키기 위한 파워 다운 모드를 수행하고, 파워 다운 모드를 해제시키기 위한 웨이크 업 신호가 인가되는 경우 파워 다운 모드를 해제시키고 정상 동작을 수행하도록 된 마이크로프로세서의 파워 다운 웨이크 업 회로에 있어서, 사용자에 의한 웨이크 업 신호 입력에 따라 온/오프되는 스위치와, 상기 스위치로부터 웨이크 업 신호가 입력되는 경우 마이크로프로세서 유니트의 리세트 단자에 리세트 신호를 인가하는 파워 다운 리세트부를 구비하며, 상기 파워 다운 리세트부는 마이크로 프로세서 유니트의 리세트 단자에 컬렉터단이 접속되고 그 에미터단은 마이크로프로세서 유니트의 제어 출력 단자에 접속된 PNP트랜지스터와, 상기 마이크로프로세서 유니트의 제어 출력 단자로부터 출력되는 신호를 분압하여 상기 PNP트랜지스터의 베이스단에 인가하는 분압저항과, 상기 저항에 직렬연결되고 상호 병렬연결된 저항 및 캐패시터와, 상기 저항 및 캐패시터의 후단에 직렬연결되어 상기 스위치로부터 인가되는 신호의 역흐름을 방지하는 다이오드를 구비하여 이루어진 것을 특징으로 한다.In order to achieve the above object, a power down wake-up circuit of a microprocessor according to the present invention performs a power down mode for reducing power loss, and a power down mode when a wake up signal for canceling the power down mode is applied. A power down wake-up circuit of a microprocessor configured to release a signal and perform normal operation, the power down wake-up circuit comprising: a switch which is turned on / off in response to a wake-up signal input by a user, and when a wake-up signal is input from the switch; A power down reset portion for applying a reset signal to a reset terminal, wherein the power down reset portion is connected to a reset terminal of the microprocessor unit and an emitter terminal thereof is connected to a control output terminal of the microprocessor unit; PNP transistor and the mi A voltage divider for dividing a signal output from a control output terminal of the chromoprocessor unit and applying it to the base end of the PNP transistor, a resistor and a capacitor connected in series and parallel to the resistor, and a series connection to a rear end of the resistor and the capacitor. And a diode which prevents reverse flow of the signal applied from the switch.
또한, 본 고안에 따른 마이크로프로세서의 파워 다운 웨이크 업 회로에 있어서, 상기 마이크로프로세서는 정상적인 동작 모드의 경우에는 제어출력단자를 통해 로우레벨의 신호를 출력하고, 파워 다운 모드를 수행하는 경우에는 하이레벨의 신호를 출력하는 것을 특징으로 한다.In addition, in the power down wake-up circuit of a microprocessor according to the present invention, the microprocessor outputs a low level signal through a control output terminal in a normal operation mode, and a high level when performing a power down mode. It is characterized by outputting a signal.
도 1은 종래 마이크로프로세서의 파워 다운 웨이크 업 회로의 구성을 보인 회로도,1 is a circuit diagram showing the configuration of a power down wake-up circuit of a conventional microprocessor,
도 2는 본 고안에 따른 마이크로프로세서의 파워 다운 웨이크업 회로의 구성을 보인 회로도,2 is a circuit diagram showing the configuration of a power down wake-up circuit of a microprocessor according to the present invention;
도 3은 도 2의 전원 리세트부의 각 부의 동작을 설명하기 위한 신호파형도,3 is a signal waveform diagram for explaining the operation of each unit of the power supply reset unit of FIG.
도 4는 도 2의 파워 다운 리세트부의 각 부 동작을 설명하기 위한 신호파형도이다.FIG. 4 is a signal waveform diagram for describing each operation of the power down reset unit of FIG. 2.
*** 도면의 주요 부분에 대한 부호의 설명 ****** Explanation of symbols for the main parts of the drawing ***
100:파워 다운 웨이크 업 회로, 110:마이크로프로세서 유니트,100: power down wake-up circuit, 110: microprocessor unit,
120:전원 리세트부, 130:파워 다운 리세트 부,120: power supply reset section, 130: power down reset section,
Q1,Q2:PNP트랜지스터, C1,C2:캐패시터,Q1, Q2: PNP transistor, C1, C2: capacitor,
S1:스위치, D1:다이오드.S1: switch, D1: diode.
이하에서는 첨부한 도면을 참조하여 본 고안의 양호한 실시예에 따른 마이크로프로세서의 파워 다운 웨이크 업 회로에 대해서 상세하게 설명한다.Hereinafter, a power down wake-up circuit of a microprocessor according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 고안에 따른 마이크로프로세서의 파워 다운 웨이크 업 회로의 구성을 보인 회로도이다. 도 2에 도시한 바와 같이, 본 고안에 따른 마이크로프로세서의 파워 다운 웨이크 업 회로(100)는 마이크로프로세서 유니트(MPU)(110))와, 전원 인가에 따른 리세트 신호를 상기 마이크로프로세서 유니트(110)의 리세트 단자(RESET)에 입력하여 전원 리세트를 수행하는 전원 리세트부(120)와, 외부로부터 정상 동작 모드로의 복귀 여부에 따라 온/오프되는 스위치(S1)와, 파워 다운 모드에서 상기 스위치(S1)로부터 외부 리세트 신호 즉 웨이크 업(wake up) 신호가 입력되는 경우 상기 마이크로프로세서 유니트(110)의 리세트 단자(RESET)에 리세트 신호를 인가하는 파워 다운 리세트부(130)를 구비하여 이루어진다.2 is a circuit diagram showing the configuration of a power down wake-up circuit of a microprocessor according to the present invention. As shown in Figure 2, the power down wake-up circuit 100 of the microprocessor according to the present invention is a microprocessor unit (MPU) (110) and the reset signal according to the power applied to the microprocessor unit (110) A power reset unit 120 for performing a power reset by inputting to a reset terminal RESET of the < RTI ID = 0.0 > 1) < / RTI > A power down reset unit for applying a reset signal to a reset terminal RESET of the microprocessor unit 110 when an external reset signal, i.e., a wake up signal, is input from the switch S1; 130).
전술한 구성에 있어서, 전원 리세트부(120)는 구동 전원(5V)에 직렬 연결된 저항(R1) 및 캐패시터(C1)와, 상기 저항(R1) 및 캐패시터(C1)에 의해 분압된 후 저항(R2)를 통한 전압을 베이스 단에 인가받아 온/오프되는 PNP트랜지스터(Q1)와, 상기 PNP트랜지스터(Q1)의 에미터단과 베이스단에 양단이 접속된 저항(R3)을 구비하며, 상기 PNP트랜지스터(Q1)의 에미터단은 구동 전원(5V)에 접속되고, 컬렉터단은 마이크로프로세서 유니트(110)의 리세트 단자(RESET)에 접속되도록 구성된다.In the above-described configuration, the power reset unit 120 is divided by the resistor R1 and the capacitor C1 connected in series with the driving power source 5V, and then divided by the resistor R1 and the capacitor C1. A PNP transistor (Q1) that is turned on / off by applying a voltage through R2) to a base end, and an resistor (R3) connected at both ends of an emitter end and a base end of the PNP transistor (Q1), and the PNP transistor The emitter stage of Q1 is connected to the drive power supply 5V, and the collector stage is configured to be connected to the reset terminal RESET of the microprocessor unit 110.
한편, 상기 파워 다운 리세트부(130)는 마이크로 프로세서 유니트(110)의 리세트 단자(RESET)에 컬렉터단이 접속되고 그 에미터단은 마이크로프로세서 유니트(110)의 제어 출력 단자(PORT 9)에 접속된 PNP트랜지스터(Q2)와, 마이크로프로세서 유니트(110)의 제어 출력 단자(PORT9)로부터 출력되는 신호를 분압하여 상기 PNP트랜지스터(Q2)의 베이스단에 인가하는 저항(R4),(R5)와, 상기 저항(R4)(R5)에 직렬연결되고 상호 병렬연결된 저항(R6) 및 캐패시터(C2)와, 상기 저항(R6) 및 캐패시터(C2)의 후단에 직렬연결되어 외부 스위치(S1)로부터 인가되는 신호의 역흐름을 방지하는 다이오드(D1)을 구비하여 이루어진다.The power down reset unit 130 has a collector terminal connected to a reset terminal RESET of the microprocessor unit 110, and an emitter terminal of the power down reset unit 130 connected to a control output terminal PORT 9 of the microprocessor unit 110. Resistors R4 and R5 that divide the connected PNP transistor Q2 and the signal output from the control output terminal PORT9 of the microprocessor unit 110 and apply them to the base end of the PNP transistor Q2. And a resistor (R6) and a capacitor (C2) connected in series and parallel to the resistors (R4) and R5, and connected in series with a rear end of the resistor (R6) and a capacitor (C2) and applied from an external switch (S1). And a diode D1 for preventing reverse flow of the signal.
이하에는 본 고안에 따른 마이크로프로세서의 파워 다운 웨이크 업 회로의 동작 및 작용 효과를 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings the operation and operation of the power down wake-up circuit of the microprocessor according to the present invention will be described in detail.
도 3은 본 고안에 따른 전원 리세트부의 각 부의 동작 파형도이다. 도 3에 도시된 바와 같이, 전원 리세트부(120)는 a 지점에 5V의 구동 전원이 인가됨에 따라 PNP 트랜지스터(Q1)의 에미터 단자에도 하이 레벨 예컨데 5V의 전압이 인가되게 된다. 동시에 저항(R1) 및 캐패시터(C1)측으로 인가되는 전원에 의해 캐패시터(C1)는 충전되므로 b점의 전위가 도 3에 도시된 바와 같이, 서서히 상승되게 된다. 이때 트랜지스터(Q1)는 에미터 단자와 베이스 단자간의 전위차에 의해 턴 온(turn on)되어 마이크로프로세서 유니트(110)의 리세트 단자(RESET)에 소정 레벨 예컨데 '하이(High)'레벨의 신호를 인가하여 리세트 동작을 수행하게 된다.3 is an operation waveform diagram of each part of the power reset unit according to the present invention. As shown in FIG. 3, the 5V driving voltage is applied to the emitter terminal of the PNP transistor Q1 as the 5V driving power is applied to the a point. At the same time, the capacitor C1 is charged by the power applied to the resistor R1 and the capacitor C1, so that the potential at the point b gradually rises, as shown in FIG. At this time, the transistor Q1 is turned on by the potential difference between the emitter terminal and the base terminal to provide a signal of a predetermined level, for example, a 'high' level, to the reset terminal RESET of the microprocessor unit 110. The reset operation is performed.
또한, 캐패시터(C1)의 충전이 완료되면 b점의 전위는 a점의 전위와 동일해 지므로 트랜지스터(Q1)는 턴 오프(turn off)되고, 그에 따라 마이크로프로세서 유니트(110)의 리세트 단자(RESET)에는 '로우'레벨의 신호가 인가되게 된다.In addition, when the charge of the capacitor C1 is completed, the potential of the point b becomes equal to the potential of the point a, so that the transistor Q1 is turned off, and accordingly, the reset terminal of the microprocessor unit 110 ( RESET), 'low' level signal is applied.
한편, 도 4는 본 고안에 따른 파워 다운 리세트부의 각 부의 동작 파형도를 나타낸 것이다. 먼저, 본 고안을 구현하기 위하여 마이크로프로세서 유니트는 정상적인 동작 모드의 수행시에는 제어 출력 포트(port9)로 로우 레벨의 신호를 출력하고, 파워 다운 모드의 수행시에는 제어 출력 포트(port9)에 하이 레벨의 신호를 출력하는 것으로 가정한다.On the other hand, Figure 4 shows the operation waveform diagram of each part of the power down reset unit according to the present invention. First, in order to implement the present invention, the microprocessor unit outputs a low level signal to the control output port port9 in the normal operation mode, and high level to the control output port port9 in the power down mode. Assume that outputs a signal of.
도 4에 도시된 바와 같이, 본 고안에 따른 파워 다운 리세트부(130)는 정상적인 동작 모드에서는 마이크로프로세서 유니트(110)의 제어 출력 포트(PORT9)로부터 로우레벨의 신호가 출력되어 PNP 트랜지스터(Q2)의 에미터 단자에 로우 레벨의 신호가 인가되므로 외부 스위치(S1)의 조작에 관계없이 PNP 트랜지스터(Q2)는 턴오프된 상태를 유지한다.As shown in FIG. 4, the power down reset unit 130 according to the present invention outputs a low-level signal from the control output port PORT9 of the microprocessor unit 110 in a normal operation mode, thereby providing a PNP transistor Q2. Since the low level signal is applied to the emitter terminal of the P1 transistor, the PNP transistor Q2 remains turned off regardless of the operation of the external switch S1.
반면, 마이크로프로세서 유니트(110)에서 사용자가 일정 시간이상 컴퓨터를 사용하지 않는 것으로 판단되면 파워 다운 모드를 동작시키고, 동시에 파워 다운 모드의 동작시 사용자의 스위치(S1) 입력에 의한 웨이크 업 수행 여부를 판단하기 위하여 제어 출력 포트(PORT9)를 통해 PNP 트랜지스터(Q2)의 에미터 단자에 하이레벨의 신호를 출력하게 된다.On the other hand, if it is determined that the user does not use the computer for a predetermined time in the microprocessor unit 110, the power down mode is operated, and at the same time, whether the user wakes up by the input of the switch S1 during the power down mode operation. In order to determine, a high level signal is output to the emitter terminal of the PNP transistor Q2 through the control output port PORT9.
이렇게 파워 다운 모드를 수행하는 중에 사용자가 파워 다운 모드를 해제시키고자 스위치(S1)를 온시키게 되면, PNP트랜지스터(Q2)의 에미터 단자에는 하이레벨 즉, 5V전압이 인가되게 된다. 또한, 캐패시터(C2)는 전원을 인가받아 충전(d)되게 되고, 저항(R4)(R5)에 의해 PNP트랜지스터(Q2)의 베이스 단자에는 분압된 전압(c)이 인가되게 되므로 PNP트랜지스터(Q2)가 턴 온되게 된다. 한편, 캐패시터(C2)의 충전이 완료되게 되면 PNP 트랜지스터(Q2)는 오프되게 된다. 즉, PNP트랜지스터(Q2)는 스위치(S1)가 온된 시점으로부터 캐패시터(C2)의 충전이 완료될 때까지 온되어 마이크로프로세서 유니트(110)의 리세트 단자(RESET)에 리세트 신호를 인가하게 된다. 따라서, 마이크로프로세서 유니트(110)는 리세트 신호의 입력을 판단하여 파워 다운 모드를 해제시키는 리세트 동작을 수행하게 된다.When the user turns on the switch S1 to release the power down mode while performing the power down mode, a high level, that is, a 5V voltage is applied to the emitter terminal of the PNP transistor Q2. In addition, since the capacitor C2 receives power and is charged (d), the divided voltage c is applied to the base terminal of the PNP transistor Q2 by the resistors R4 and R5, so that the PNP transistor Q2 ) Will be turned on. On the other hand, when charging of the capacitor C2 is completed, the PNP transistor Q2 is turned off. That is, the PNP transistor Q2 is turned on from the time when the switch S1 is turned on until the charging of the capacitor C2 is completed, thereby applying a reset signal to the reset terminal RESET of the microprocessor unit 110. . Therefore, the microprocessor unit 110 determines the input of the reset signal to perform the reset operation of releasing the power down mode.
본 고안에 따른 마이크로프로세서의 파워 다운 웨이크 업 회로는 전술한 실시예에 국한되지 않고 본 고안의 기술 사상이 허용하는 범위 내에서 다양하게 변형하여 실시될 수 있다.The power down wake-up circuit of the microprocessor according to the present invention is not limited to the above-described embodiment and may be implemented in various modifications within the range allowed by the technical idea of the present invention.
이상에서 설명한 바와 같이, 본 고안에 따른 마이크로프로세서의 파워 다운 웨이크 업 회로는 파워 다운 모드 수행시 PNP트랜지스터의 에미터단에 하이레벨 신호를 출력하고, 이때 외부 스위치에 의해 웨이크 업 신호가 인가되는 경우 캐패시터의 충전시간에 따라 일정 시간동안 마이크로프로세서의 리세트단자에 리세트 신호를 출력한다.As described above, the power down wake-up circuit of the microprocessor according to the present invention outputs a high-level signal to the emitter terminal of the PNP transistor when the power-down mode is performed, and at this time, a capacitor when the wake-up signal is applied by an external switch. The reset signal is output to the reset terminal of the microprocessor for a predetermined time according to the charging time of.
따라서, 본 고안에 따른 마이크로프로세서의 파워 다운 웨이크 업 회로에 의하여 정상적인 동작 모드에서는 외부 스위치에 의한 웨이크업 신호가 인가되더라도 리세트 동작을 수행하지 않고, 파워 다운 모드에서 웨이크업 신호가 인가되는 경우에만 파워 다운 모드를 해제시키는 리세트 동작이 수행되도록 하여 정상적인 모드에서의 오동작을 방지할 수 있는 효과를 제공하게 된다.Therefore, even when the wake-up signal by the external switch is applied in the normal operation mode by the power-down wake-up circuit of the microprocessor according to the present invention, the reset operation is not performed, but only when the wake-up signal is applied in the power-down mode. The reset operation for releasing the power down mode is performed to provide an effect of preventing malfunction in the normal mode.
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