KR200258235Y1 - Structure of Metal Interconnects Test Device for Via Electromigration - Google Patents
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Abstract
본 고안은 메탈배선의 테스트 소자의 구조에 관한 것으로서, 반도체 기판과, 상기 반도체 기판위에 길이 방향으로 일정한 간격으로 떨어진 복수개의 제 1 메탈배선과, 상기 제 1 메탈 배선상에 형성된 절연층과, 상기 제 1 메탈 배선과 전기적으로 연결하기 위하여 상기 절연층 내에 형성되며 동시에 길이 방향으로 떨어진 복수개의 콘택 점과, 상기 콘택 점에 위치한 n 개의 비아(Vias)와, 상기 콘택 점에 놓인 상기 n개의 비아와 전기적으로 연결되며 동시에 상기 절연층상에 길이 방향으로 일정한 간격으로 떨어진 복수개의 제 2 메탈배선을 구비한다. 따라서, 본 고안은 콘택 점(Contact Point)에 N개의 비아(Vias)로 비아의 전체 저항을 메탈배선의 저항과 일치하게 구성하여 열 기울기를 최소화하여 보다 정확한 비아(Vias)EM 수명시간을 평가할 수 있는 잇점이 있다.The present invention relates to a structure of a test element of a metal wiring, comprising: a semiconductor substrate, a plurality of first metal wirings spaced at regular intervals in a longitudinal direction on the semiconductor substrate, an insulating layer formed on the first metal wirings, and A plurality of contact points formed in the insulating layer to be electrically connected to the first metal wire and spaced in the longitudinal direction, n vias positioned at the contact points, and the n vias disposed at the contact points; And a plurality of second metal wires electrically connected and spaced apart at regular intervals in the longitudinal direction on the insulating layer. Therefore, the present invention can evaluate the more accurate Via EM life time by minimizing the thermal gradient by configuring the total resistance of the vias with N vias at the contact point to match the resistance of the metal wiring. There is an advantage.
Description
본 고안은 메탈배선 테스트 소자의 구조에 관한 것으로서, 특히, 비아(Via) 전자이동(Electromigration, 이하 EM 이라 칭함)의 수명시간(Lifetime)을 측정하기 위한 메탈 배선 테스트 소자의 구조에 관한 것이다.The present invention relates to a structure of a metallization test device, and more particularly, to a structure of a metallization test device for measuring a lifetime of via (electron) electron transfer (hereinafter, referred to as EM).
집적회로의 신뢰성은 제조공정 및 제품사용측면에서 중요한 관심사항으로, 제조공정의 모든 스텝에서 높은 신뢰성을 가져오기 위한 연구가 지속적으로 진행되고 있다. 일 예로, EM 측정용 테스트 패턴이 집적회로의 제조공정시 같이 진행되어 반도체 웨이퍼에 형성된다. 테스트 패턴도 동일한 공정 변화 및 기계적인 힘(Forces)을 갖기 위하여 반도체 웨이퍼에 조밀하게 배치되는 것이 이상적이나, 반도체 웨이퍼의 비소자 영역인 스크라이브 레인(Scribe Lane) 또는 전용 테스트 칩에 배치된다. 집적회로의 제조공정에서 해결되지 않은 EM은 이동중인 전자가 정지상태의 금속원자와 충돌하며, 운동량(Momentum) 전이(Transfer)로 인하여 금속원자의 이동(Migration)을 일으키며, 그 결과 보이드(Voids) 및 힐록(Hillocks)을 발생시킨다.The reliability of integrated circuits is an important concern in terms of manufacturing process and product use, and research is continuously conducted to bring high reliability at every step of the manufacturing process. For example, the test pattern for EM measurement is performed in the manufacturing process of the integrated circuit and formed on the semiconductor wafer. The test pattern is ideally placed densely on the semiconductor wafer to have the same process variations and mechanical forces, but is placed on a scribe lane or a dedicated test chip that is a non-device region of the semiconductor wafer. EM, which has not been solved in the integrated circuit manufacturing process, causes the moving electrons to collide with the stationary metal atom, causing the migration of metal atoms due to momentum transfer, resulting in voids. And Hillocks.
보이드의 형성으로 전도성 배선의 개방(Opening)을 가져오며, 그 결과 배선의 성능을 감소시킨다. 보이드의 형성으로 반도체 장치의 동작 속도를 바람직하지 않게 감소시키는 증대된 저항부분을 가져온다. 이와 같이 EM 현상은 반도체 장치의 성능뿐만 아니라 전도성 배선의 수명에도 영향을 준다.The formation of voids leads to the opening of the conductive wiring, which in turn reduces the performance of the wiring. The formation of voids results in increased resistance portions that undesirably reduce the operating speed of the semiconductor device. As such, the EM phenomenon affects not only the performance of the semiconductor device but also the lifetime of the conductive wiring.
메탈 배선에서 EM 은 높은 전류 밀도로 발생된 이온(Ions)의 운동으로, 반도체장치의 미세화에 따라 전류밀도 또한 증가되며, EM 으로 인한 메탈라이제이션 불량(Failure)도 증가된다. EM으로 인한 메탈라이제이션 불량(Failure)은 전체 메탈라이제이션 불량(Failure)의 약 30%를 넘는다.EM is a movement of ions (Ions) generated at a high current density in the metal wiring, the current density is also increased with the miniaturization of the semiconductor device, the metalization failure (Failure) due to EM also increases. Metallization failures due to EM exceed about 30% of total metallization failures.
도 1은 종래 기술에 따른 메탈배선 테스트 소자의 구조이다.1 is a structure of a metallization test device according to the prior art.
제 1 메탈 배선(20)은 길이 방향으로 거리 D1간격만큼 떨어진 콘택 점(Contact Points)(24a)(24b)에서 비아(Vias) 23a1및 23b1와 전기적으로 연결되어 있다. 제 1 메탈 배선(20)의 폭(Width)보다 더 큰 폭을 갖은 제 2 메탈 배선(21)은 길이 방향으로 거리 D2간격만큼 떨어진 콘택 점(Contact Points)(24b)(24c)에서 비아(Vias) 23b1및 23c1와 전기적으로 연결되어 있다. 테스트 패턴은 제 1 메탈 배선 및 제 2 메탈 배선이 일 직선으로 직렬로 연결되어 있으며 테스트 패턴의 양끝 단자에 각각 제 1 전류 단자(도시 안 함) 및 제 2 전류 단자(도시 안 함)를 배치하고, 연속적인 패턴과 양끝 단자 중간에 각각 제 1 전압 단자(도시 안 함) 및 제 2 전압 단자(도시 안 함)를 배치한다. 제 1 전류 단자에 일정한 전류를 가하고(Forcing), 제 2 전류 단자를 접지(Ground)상태에 둔다. 이어서 중간에 놓인 제 1 전압 단자 및 제 2 전압 단자로 켈빈 측정방법(Kelvin Measurements)으로 전압을 측정한다. 측정된 전압 값 및 전류 값으로부터 저항 값을 계산하며, 이 저항 값으로부터 비아(Via)의 저항 값을 산출해 낸다.The first metal wire 20 is electrically connected to the vias 23a 1 and 23b 1 at contact points 24a and 24b spaced apart by a distance D 1 in the longitudinal direction. The second metal wire 21 having a width larger than the width of the first metal wire 20 may have vias at contact points 24b and 24c spaced apart by a distance D 2 in the longitudinal direction. Vias) are electrically connected to 23b 1 and 23c 1 . In the test pattern, the first metal wire and the second metal wire are connected in series in a straight line, and a first current terminal (not shown) and a second current terminal (not shown) are disposed at both ends of the test pattern, respectively. The first voltage terminal (not shown) and the second voltage terminal (not shown) are respectively disposed between the continuous pattern and the both ends of the terminal. A constant current is applied to the first current terminal and the second current terminal is placed in the ground state. Then, the voltage is measured by Kelvin Measurements with the intermediate first and second voltage terminals. The resistance value is calculated from the measured voltage value and the current value, and the resistance value of the via is calculated from this resistance value.
상기에서 임의의 비아(Arbitrary Via) (23a1)에 흐르는 전류는 제 1 메탈 배선(20) 또는 제 2 메탈 배선(21)에 흐르는 전류와 같으며, 비아(23a1)의 전류 밀도(Current Density)는 제 1 메탈 배선(20) 또는 제 2 메탈 배선(21)의 전류 밀도에 비해서 매우 높다. 그리고, 각 배선의 단면적에 가해지는 응력 전류 밀도가 동일하지 않아 비아의 단면적을 통과하면서 상당히 큰 열 기울기(Thermal Gradient)가 발생되며, 그 결과 정확한 비아(Via)EM 의 수명(MTF, Mean Time To Failure)을 평가 할 수 없다. 전류 기울기 및 열 기울기가 일어나는 인터페이스(Interface)에서 EM이 문제가 된다. 그리고 스트레스(Stress)인가 후의 비아(Via)저항 값과 스트레스 전의 측정된 저항 값의 변화가 미리 설정해 놓은 불량(Failure)판정기준, 예를 들어 저항 값의 시프트(R Shift)가 20%를 초과하면, 그 시간을 불량(Failure)시간으로 기록하여 비아(Via)의 수명시간을 산출하여 비아(Via)영역의 신뢰성을 평가한다.The current flowing through any Arbitrary Via 23a 1 is the same as the current flowing through the first metal wire 20 or the second metal wire 21, and the current density of the via 23a 1 . ) Is very high compared to the current density of the first metal wiring 20 or the second metal wiring 21. In addition, the stress current density applied to the cross-sectional area of each wiring is not the same, so that a large thermal gradient occurs through the cross-sectional area of the via, and as a result, the life time (MTF, Mean Time To) of the accurate via EM is increased. Failure cannot be assessed. EM is a problem at the interface where current slope and thermal slope occur. When the change in the via resistance value after stress application and the measured resistance value before stress exceeds a predetermined failure determination standard, for example, the R shift of the resistance value exceeds 20%, The reliability of the via area is evaluated by calculating the life time of the via by recording the time as a failure time.
상술한 종래 기술은 각 메탈 배선의 단면적에 가해지는 응력 전류 밀도가 동일하지 않아 비아의 단면적을 통과하면서 상당히 큰 열 기울기(Thermal Gradient)가 발생되며, 그 결과 정확한 비아(Via)EM 의 수명(MTF, Mean Time To Failure)을 평가 할 수 없게 되는 문제점이 있었다.In the above-described prior art, the stress current density applied to the cross-sectional area of each metal wiring is not the same, so that a large thermal gradient occurs while passing through the cross-sectional area of the via. However, there was a problem that the Mean Time To Failure could not be evaluated.
따라서, 본 고안의 목적은 비아(Vias)의 EM 수명시간을 평가하기 위한 메탈배선 테스트 소자의 구조를 제공함에 있다.Accordingly, an object of the present invention is to provide a structure of a metallization test device for evaluating the EM life time of vias.
상기 목적을 달성하기 위한 본 고안에 따른 메탈배선 테스트 소자의 구조는 반도체 기판과, 상기 반도체 기판위에 길이 방향으로 일정한 간격으로 떨어진 복수개의 제 1 메탈배선과, 상기 제 1 메탈 배선상에 형성된 절연층과, 상기 제 1 메탈 배선과 전기적으로 연결하기 위하여 상기 절연층 내에 형성되며 동시에 길이 방향으로 떨어진 복수개의 콘택 점과, 상기 콘택 점에 위치한 n 개의 비아(Vias)와, 상기 콘택 점에 놓인 상기 n개의 비아와 전기적으로 연결되며 동시에 상기 절연층상에 길이 방향으로 일정한 간격으로 떨어진 복수개의 제 2 메탈배선을 구비한다.The structure of the metallization test element according to the present invention for achieving the above object is a semiconductor substrate, a plurality of first metallization spaced at regular intervals in the longitudinal direction on the semiconductor substrate, and an insulating layer formed on the first metallization And a plurality of contact points formed in the insulating layer to be electrically connected to the first metal wire and spaced in the longitudinal direction, n vias positioned at the contact points, and the n placed at the contact points. And a plurality of second metal wires electrically connected to the plurality of vias and spaced apart at regular intervals in the longitudinal direction on the insulating layer.
도 1는 종래 기술에 따른 메탈배선 테스트 소자의 구조이다.1 is a structure of a metallization test device according to the prior art.
도 2는 본 고안에 따른 메탈배선 테스트 소자의 구조이다.2 is a structure of a metallization test device according to the present invention.
이하, 첨부한 도면을 참조하여 본 고안을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 고안에 따른 메탈배선 테스트 소자의 구조이다.2 is a structure of a metallization test device according to the present invention.
제 1 메탈 배선(40)은 길이 방향으로 거리 D1간격만큼 떨어진 콘택 점(Contact Points)(44a)(44b)에서 비아(Vias) 43a1, 43a2,...43an-1, 43an및 43b1, 43b2,...43bn-1, 43bn와 전기적으로 연결되어 있다. 제 1 메탈 배선(40)의 폭(Width)과 같은 폭을 갖은 제 2 메탈 배선(41)은 길이 방향으로 거리 D2간격만큼 떨어진콘택 점(Contact Points)(44b)(44c)에서 비아(Vias) 43b1, 43b2,...43bn-1, 43bn및 43c1, 43c2,...43cn-1, 43cn와 전기적으로 연결되어 있다. 테스트 패턴은 제 1 메탈 배선 및 제 2 메탈 배선이 일 직선으로 직렬로 연결되어 있으며 테스트 패턴의 양끝 단자에 각각 제 1 전류 단자(도시 안 함) 및 제 2 전류 단자(도시 안 함)를 배치하고, 연속적인 패턴과 양끝 단자 중간에 각각 제 1 전압 단자(도시 안 함) 및 제 2 전압 단자(도시 안 함)를 배치한다. 제 1 전류 단자에 일정한 전류를 가하고(Forcing), 제 2 전류 단자를 접지(Ground)상태에 둔다. 이어서 중간에 놓인 제 1 전압 단자 및 제 2 전압 단자로 켈빈 측정방법(Kelvin Measurements)으로 전압을 측정한다. 측정된 전압 값 및 전류 값으로부터 저항 값을 계산하며, 이 저항 값으로부터 비아(Via)의 저항 값을 산출해 낸다.The first metal wire 40 has vias 43a 1 , 43a 2 ,... 43a n-1 , 43a n at contact points 44a and 44b spaced apart by a distance D 1 in the longitudinal direction. And 43b 1 , 43b 2 ,... 43b n-1 , 43b n . The second metal wire 41 having the same width as the width of the first metal wire 40 has vias at contact points 44b and 44c spaced apart by a distance D 2 in the longitudinal direction. 43b 1 , 43b 2 , ... 43b n-1 , 43b n and 43c 1 , 43c 2 , ... 43c n-1 , 43c n . In the test pattern, the first metal wire and the second metal wire are connected in series in a straight line, and a first current terminal (not shown) and a second current terminal (not shown) are disposed at both ends of the test pattern, respectively. The first voltage terminal (not shown) and the second voltage terminal (not shown) are respectively disposed between the continuous pattern and the both ends of the terminal. A constant current is applied to the first current terminal and the second current terminal is placed in the ground state. Then, the voltage is measured by Kelvin Measurements with the intermediate first and second voltage terminals. The resistance value is calculated from the measured voltage value and the current value, and the resistance value of the via is calculated from this resistance value.
상기에서 콘택 점에서의 비아(Vias)의 전체 저항(n 개)이 메탈 배선의 저항과 일치하게 콘택점의 비아(Vias)를 병렬로 N(개)Vias= RVia/R메탈배선이 되게 구성하였다.In the above, the vias at the contact points are made in parallel with the vias = R Via / R metal wires in parallel with the resistances of the vias at the contact points (n) and the resistances of the metal wires. It was.
임의의 비아(Arbitrary Via) (43a1)에 흐르는 전류는 제 1 메탈 배선(40) 또는 제 2 메탈 배선(41)에 흐르는 전류 I의 (1/n)I 이 되며, 비아(Vias)를 통과 할 때 발생되는 열 기울기(Thermal Gradient)를 최소화 하였다.The current flowing through any Arbitrary Via 43a 1 becomes (1 / n) I of the current I flowing through the first metal wire 40 or the second metal wire 41 and passes through the vias. Minimize the thermal gradient that occurs when
그리고 스트레스(Stress)인가 후의 비아(Via)저항 값과 스트레스 전의 측정된 저항 값의 변화가 미리 설정해 놓은 불량(Failure)판정기준, 예를 들어 저항 값의 시프트(R Shift)가 20%를 초과하면, 그 시간을 불량(Failure)시간으로 기록하여 비아(Via)의 수명시간을 산출하여 비아(Via)영역의 신뢰성을 평가한다.When the change in the via resistance value after stress application and the measured resistance value before stress exceeds a predetermined failure determination standard, for example, the R shift of the resistance value exceeds 20%, The reliability of the via area is evaluated by calculating the life time of the via by recording the time as a failure time.
본 고안의 제 1 및 제 2 메탈 배선은 통상의 반도체 장치의 제조 방법으로 형성 할 수 있다. 예를 들면, 배선 방법은 CVD (Chemical Vapor Deposition)등의 메탈라이제이션(Metallization) 기술로, 비아(Vias)는 제 1 메탈 배선상에 형성된 절연층을 사진/식각방법으로 형성할 수 있다.The first and second metal wires of the present invention can be formed by a conventional method for manufacturing a semiconductor device. For example, the wiring method may be a metallization technique such as chemical vapor deposition (CVD), and vias may form an insulating layer formed on the first metal wiring by a photo / etching method.
상술한 바와 같이 본 고안에 따른 메탈배선 테스트 소자의 구조는 반도체 기판과, 상기 반도체 기판위에 길이 방향으로 일정한 간격으로 떨어진 복수개의 제 1 메탈배선과, 상기 제 1 메탈 배선상에 형성된 절연층과, 상기 제 1 메탈 배선과 전기적으로 연결하기 위하여 상기 절연층 내에 형성되며 동시에 길이 방향으로 떨어진 복수개의 콘택 점과, 상기 콘택 점에 위치한 n 개의 비아(Vias)와, 상기 콘택 점에 놓인 상기 n개의 비아와 전기적으로 연결되며 동시에 상기 절연층상에 길이 방향으로 일정한 간격으로 떨어진 복수개의 제 2 메탈배선을 구비한다.As described above, the structure of the metal interconnection test device according to the present invention includes a semiconductor substrate, a plurality of first metal interconnections spaced apart at regular intervals in a longitudinal direction on the semiconductor substrate, an insulating layer formed on the first metal interconnection, A plurality of contact points formed in the insulating layer to be electrically connected to the first metal wire and spaced in the longitudinal direction, n vias positioned at the contact points, and the n vias disposed at the contact points. And a plurality of second metal wires electrically connected to each other and spaced apart at regular intervals in the longitudinal direction on the insulating layer.
따라서, 본 고안은 콘택 점(Contact Point)에 N개의 비아(Vias)로 비아의 전체 저항을 메탈배선의 저항과 일치하게 구성하여 열 기울기를 최소화하여 보다 정확한 비아(Vias)EM 수명시간을 평가할 수 있는 잇점이 있다.Therefore, the present invention can evaluate the more accurate Via EM life time by minimizing the thermal gradient by configuring the total resistance of the vias with N vias at the contact point to match the resistance of the metal wiring. There is an advantage.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019990002050U KR200258235Y1 (en) | 1999-02-10 | 1999-02-10 | Structure of Metal Interconnects Test Device for Via Electromigration |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019990002050U KR200258235Y1 (en) | 1999-02-10 | 1999-02-10 | Structure of Metal Interconnects Test Device for Via Electromigration |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000016888U KR20000016888U (en) | 2000-09-25 |
| KR200258235Y1 true KR200258235Y1 (en) | 2001-12-28 |
Family
ID=54759224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019990002050U KR200258235Y1 (en) | 1999-02-10 | 1999-02-10 | Structure of Metal Interconnects Test Device for Via Electromigration |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR200258235Y1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100705937B1 (en) * | 2003-12-19 | 2007-04-11 | 에스티마이크로일렉트로닉스 엔.브이. | Semiconductor device having the structure of a pad for preventing and buffering the stress of a barrier nitride |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100898222B1 (en) | 2007-08-30 | 2009-05-18 | 주식회사 동부하이텍 | Semiconductor and method for fabricating the same |
| KR102195251B1 (en) | 2019-08-19 | 2021-01-12 | 서미은 | Composite keyboard for smart devices |
-
1999
- 1999-02-10 KR KR2019990002050U patent/KR200258235Y1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100705937B1 (en) * | 2003-12-19 | 2007-04-11 | 에스티마이크로일렉트로닉스 엔.브이. | Semiconductor device having the structure of a pad for preventing and buffering the stress of a barrier nitride |
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| Publication number | Publication date |
|---|---|
| KR20000016888U (en) | 2000-09-25 |
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