KR200243877Y1 - A phase shift control circuit for tracking time-varying input frequency - Google Patents
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Abstract
시변 주파수추종 위상전이 제어회로에 대해 개시한다. 본 고안의 시변 주파수추종 위상전이 제어회로는, 위상검출기, 저역통과필터(LPF), 전압제어발진기 (VCO) 및 위상지연기로 이루어진 피엘엘(PLL ; Phase Locked Loop)회로와, 전압제어발진기에 접속된 발진캐패시터에 의해 발생된 전압을 입력받아 입력주파수를 추종하는 삼각파를 발생시키는 가산기; 이 삼각파와 임의로 가변된 위상전이 설정전압을 입력받아 비교하여 펄스폭변조전압을 발생시키는 비교기; 및 상기 펄스폭변조전압을 분주시켜 임의의 위상전이가 제어된 출력펄스신호를 생성시키는 분주기를 포함하여 이루어진 것을 특징으로 한다. 본 고안에 따르면, 시변 주파수추종 위상전이 제어회로를 사용할 경우에 임피던스가 시간적으로 급변하는 부하전력의 변동에 대해 일정출력의 제어를 인버터등에서 실현시킬 수 있을 뿐만 아니라, 출력의 정밀성과 응답특성을 향상시킬 수 있다. 또한, 이를 고주파 유도가열장치를 포함하는 산업 자동제어 분야에 용이하게 적용시킬 수 있을 것이다.A time-varying frequency tracking phase transition control circuit is disclosed. The time-varying frequency tracking phase transition control circuit of the present invention is connected to a PLL (PLL) circuit consisting of a phase detector, a low pass filter (LPF), a voltage controlled oscillator (VCO) and a phase delay, and a voltage controlled oscillator. An adder configured to receive a voltage generated by the oscillation capacitor and generate a triangular wave following the input frequency; A comparator configured to generate a pulse width modulation voltage by comparing the triangular wave with an arbitrarily variable phase shift setting voltage; And a divider for dividing the pulse width modulation voltage to generate an output pulse signal in which an arbitrary phase transition is controlled. According to the present invention, when a time-varying frequency tracking phase shift control circuit is used, not only a constant output control can be realized in an inverter, etc., but also an improvement in output precision and response characteristics is caused in response to a change in load power whose impedance changes in time. You can. In addition, this may be easily applied to the industrial automatic control field including a high frequency induction heating apparatus.
Description
본 고안은 시변 주파수추종 위상전이 제어회로에 관한 것으로, 특히 PLL회로에 접속된 발진 캐패시터의 양단에서 발생하는 삼각파를 이용하여 시간적으로 변하는 주파수를 추종하면서 위상전이가 제어되는 시변 주파수추종 위상전이 제어회로에 관한 것이다.The present invention relates to a time-varying frequency following phase shift control circuit, and in particular, a time-varying frequency following phase shift control circuit in which phase shift is controlled while following a time-varying frequency using triangular waves generated at both ends of an oscillation capacitor connected to a PLL circuit. It is about.
도 5는 종래의 피엘엘(PLL)회로를 개략적으로 나타낸 제어블록도이다. 도 5에 도시된 바와 같이, 종래의 피엘엘(PLL ; Phase Locked Loop)회로는, 전압제어발진부(10)에서 출력되는 주파수신호(Fout) 및 레퍼런스클럭(REF)을 입력받아 위상차를 검출하는 위상검출부(12)와, 상기 위상검출부(12)의 출력신호를 입력받아 저역통과시키는 저역통과필터링부(14)와, 상기 저역통과필터링부(14)의 출력전압을 입력받아 그 출력전압에 상응하는 주파수를 생성하여 상기 위상검출부(12)의 입력단으로 궤환시킴과 동시에 주파수신호(Fout)로 출력하는 전압제어발진부(10)로 구성된다.5 is a control block diagram schematically illustrating a conventional PLL circuit. As shown in FIG. 5, a conventional phase locked loop (PLL) circuit receives a frequency signal Fout and a reference clock REF output from the voltage controlled oscillator 10 to detect a phase difference. The detection unit 12, the low pass filtering unit 14 for receiving the output signal of the phase detection unit 12 and low pass the input, and the output voltage of the low pass filtering unit 14 receives the input voltage corresponding to the output voltage And a voltage controlled oscillator 10 for generating a frequency and feeding it back to the input terminal of the phase detector 12 and outputting it as a frequency signal Fout.
이와 같이 구성된 종래의 피엘엘회로의 동작상을 설명하면 다음과 같다.Referring to the operation of the conventional PEL circuit configured as described above are as follows.
상기 위상검출부(12)는 전압제어발진부(10)에서 출력되는 주파수신호(Fout)를 입력받아 레퍼런스클럭(REF)과의 위상차를 비교하여 그에 상응하는 신호를 발생시키고, 이 신호는 상기 위상검출부(12)의 출력단에 연결되어있는 저역통과필터링부(14)를 통해 직류전압으로 변환되어 전압제어발진부(10)의 주파수신호(Fout)를 제어하고, 그 신호를 다시 상기 위상검출부(12)로 궤환시킴으로써 루프를 형성한다.The phase detector 12 receives the frequency signal Fout output from the voltage controlled oscillator 10 and compares the phase difference with the reference clock REF to generate a signal corresponding thereto. 12 is converted into a DC voltage through the low pass filtering unit 14 connected to the output terminal of the control unit 12 to control the frequency signal Fout of the voltage controlled oscillator 10, and the signal is returned to the phase detector 12 again. To form a loop.
즉, 상기 위상검출부(12)는 레퍼런스클럭(REF)과 상기 전압제어발진부(10)의 주파수신호(FOUT)의 위상차를 비교함으로써 상기 저역통과필터링부(14)의 전압을 올려주거나 낮춰준다. 이러한 전압의 변화는 전압제어발진부(10)에 영향을 미쳐 고정(locking)된 상하한의 주파수 범위내에서 시변 입력주파수의 추종이 실현된다.That is, the phase detector 12 increases or decreases the voltage of the low pass filtering unit 14 by comparing the phase difference between the reference clock REF and the frequency signal FOUT of the voltage controlled oscillator 10. Such a change in voltage affects the voltage controlled oscillator 10 so that the time-varying input frequency can be followed within the locked upper and lower frequency ranges.
상기에서 설명한 바와같이, 종래 피엘엘회로에서는 시변 입력주파수의 추종은 실현되나, 추종된 주파수의 위상전이가 제어될 수 없으므로 부하의 임피던스가 급격히 저하하여 급증하는 부하전력의 정출력 제어를 위해 3상위상 제어된 직류전압을 제어하고 있으므로 전원회로부 구성의 복잡성과 성능면에서 정밀성과 응답성이 저하되는 문제점이 있었다.As described above, in the conventional PLL circuit, the tracking of time-varying input frequency is realized, but since the phase shift of the following frequency cannot be controlled, the impedance of the load decreases sharply so that the three phases for the constant power control of the load power rapidly increase. Since the DC voltage controlled is controlled, there is a problem in that precision and responsiveness are degraded in terms of complexity and performance of the power circuit unit.
따라서, 본 고안의 목적은 피엘엘(PLL)회로에 접속된 발진 캐패시터의 양단에서 발생하는 삼각파를 이용하여 시간적으로 변하는 주파수를 추종하면서 위상전이가 제어되는 시변 주파수추종 위상전이 제어회로를 제공하는데 있다.Accordingly, an object of the present invention is to provide a time-varying frequency tracking phase shift control circuit in which a phase shift is controlled while following a time varying frequency using a triangular wave generated at both ends of an oscillation capacitor connected to a PLL circuit. .
도 1은 본 고안에 따른 시변 주파수추종 위상전이 제어회로를 개략적으로 나타낸 제어블록도,1 is a control block diagram schematically showing a time-varying frequency tracking phase shift control circuit according to the present invention;
도 2는 본 고안에 따른 시변 주파수추종 위상전이 제어회로를 나타낸 도면,2 is a view showing a time-varying frequency tracking phase shift control circuit according to the present invention;
도 3은 본 고안에 따른 시변 주파수추종 위상전이 제어회로에 입력펄스 주파수가 35㎑일 경우에 각 영역에서 발생하는 펄스신호 및 전압의 파형을 나타낸 파형도,3 is a waveform diagram showing waveforms of pulse signals and voltages generated in respective regions when the input pulse frequency is 35 Hz in the time-varying frequency tracking phase shift control circuit according to the present invention;
도 4는 본 고안에 따른 시변 주파수추종 위상전이 제어회로에 입력펄스 주파수가 50㎑일 경우에 각 영역에서 발생하는 펄스신호 및 전압의 파형을 나타낸 파형도,4 is a waveform diagram showing waveforms of pulse signals and voltages generated in respective regions when the input pulse frequency is 50 Hz in the time-varying frequency tracking phase shift control circuit according to the present invention;
도 5는 종래의 피엘엘(PLL)회로를 개략적으로 나타낸 제어블록도이다.5 is a control block diagram schematically illustrating a conventional PLL circuit.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100 : 피엘엘(PLL)회로 110 : 위상검출기100: PLL circuit 110: phase detector
120 : 저역통과필터(LPF) 130 : 전압제어발진기(VCO)120: low pass filter (LPF) 130: voltage controlled oscillator (VCO)
200 : 위상지연기 210 : 제1 플립플롭200: phase delay 210: first flip-flop
220 : 제2 플립플롭 300 : 가산기220: second flip-flop 300: adder
310 : 제1 증폭기 320 : 제2 증폭기310: first amplifier 320: second amplifier
400 : 비교부 500 : 분주기400: comparison unit 500: divider
상기한 본 고안의 목적을 달성하기 위한 본 고안의 시변 주파수추종 위상전이 제어회로는, 변동되는 임의의 주파수를 갖는 입력펄스신호를 입력받음과 동시에 상기 임의의 주파수를 추종하면서 위상지연된 위상지연신호를 궤환 입력받아 위상차를 비교 검출하여 위상검출신호를 출력시키는 위상검출기; 상기 위상검출신호를 저역필터링하여 직류전압을 출력시키는 저역통과필터(LPF); 상기 직류전압에 상응하는 발진주파수를 생성하여 상기 임의의 주파수를 추종하는 주파수 추종신호를 출력하는 전압제어발진기(VCO); 상기 주파수 추종신호를 입력받아 상기 임의의 주파수를 추종하면서 위상지연된 위상지연신호를 출력시킴과 동시에 상기 위상검출기로 궤환시키는 위상지연기; 상기 전압제어발진기의 임의의 양단자 사이에 접속된 발진캐패시터에 의해 발생된 삼각파형의 제1 전압과 제2 전압을 입력받아 상기 임의의 주파수를 추종하는 2배 주파수인 제3 전압을 발생시키는 가산기; 상기 2배 주파수인 제3 전압을 입력받음과 동시에 임의의 위상전이를 위해 가변된 위상전이 설정전압을 입력받아 비교하여 펄스폭변조전압을 발생시키는 비교기; 및 상기 펄스폭변조전압을 2분주시켜 상기 주파수 추종신호에 대비하여 임의의 위상전이가 제어된 출력펄스신호를 생성시키는 분주기를 포함하여 이루어진 것을 특징으로 한다.The time-varying frequency tracking phase shift control circuit of the present invention for achieving the object of the present invention, while receiving an input pulse signal having a random frequency that varies, and at the same time following the arbitrary frequency delayed phase delay signal A phase detector for receiving a feedback input and comparing the phase difference to output a phase detection signal; A low pass filter (LPF) for low-pass filtering the phase detection signal to output a DC voltage; A voltage controlled oscillator (VCO) generating an oscillation frequency corresponding to the DC voltage and outputting a frequency following signal that follows the arbitrary frequency; A phase delay unit which receives the frequency following signal and outputs a phase delayed phase delay signal while following the arbitrary frequency and fed back to the phase detector; An adder for receiving a first voltage and a second voltage of a triangular waveform generated by an oscillation capacitor connected between arbitrary terminals of the voltage controlled oscillator and generating a third voltage that is twice the frequency following the arbitrary frequency; ; A comparator configured to generate a pulse width modulated voltage by receiving a third voltage having the double frequency and receiving a variable phase transition setting voltage for an arbitrary phase transition; And a divider for dividing the pulse width modulated voltage into two to generate an output pulse signal in which an arbitrary phase transition is controlled in preparation for the frequency following signal.
이 때, 상기 위상지연기는 주파수 추종신호를 입력받아 가변저항값에 따르는 일정한 펄스폭을 갖는 구형파를 발생시키기 위해 연속적으로 접속된 적어도 하나 이상의 플립플롭으로 이루어진다.At this time, the phase delay unit is composed of at least one flip-flop continuously connected to receive a frequency following signal and generate a square wave having a constant pulse width according to the variable resistance value.
또한, 상기 가산기는 반전단자에 상기 제1 전압과 제2 전압이 입력되고 비반전단자는 접지된 제1 증폭기와, 상기 제1 증폭기의 출력단에 반전단자가 접속되며 비반전단자는 접지되고 출력단은 상기 비교기의 비반전단자로 연결되는 제2 증폭기로 이루어진다.The adder may include a first amplifier in which the first voltage and the second voltage are input to an inverting terminal and a non-inverting terminal is grounded, an inverting terminal is connected to an output terminal of the first amplifier, and a non-inverting terminal is grounded, And a second amplifier connected to the non-inverting terminal of the comparator.
그리고, 상기 비교기에 입력되는 위상전이 설정전압을 발생시키기 위해 임의의 설정전압을 출력시키는 전압설정수단을 이용할 수도 있다.In addition, voltage setting means for outputting an arbitrary set voltage may be used to generate a phase transition set voltage input to the comparator.
이하, 첨부된 도면을 참조하여 본 고안의 바람직한 실시예에 대해 설명한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.
도 1은 본 고안에 따른 시변 주파수추종 위상전이 제어회로를 개략적으로 나타낸 제어블록도이다. 도 1을 참고하면, 본 고안의 시변 주파수추종 위상전이 제어회로는, 크게 피엘엘(PLL ; Phase Locked Loop)회로(100), 위상지연기(200), 가산기(300), 비교부(400) 및 분주기(500)로 이루어져 있다.1 is a control block diagram schematically showing a time-varying frequency tracking phase shift control circuit according to the present invention. Referring to FIG. 1, the time-varying frequency tracking phase transition control circuit of the present invention is largely a PLL (PLL; Phase Locked Loop) circuit 100, a phase delay unit 200, an adder 300, and a comparison unit 400. And a divider 500.
상기 피엘엘회로(100)는 위상검출기(110), 저역통과필터(LPF ; Low Pass Filter, 120) 및 전압제어발진기(VCO ; Voltage Controlled Oscillator, 130)로 이루어져 있다. 상기 피엘엘회로(100)를 이루는 위상검출기(110)는 변동되는 임의의 주파수를 갖는 입력펄스신호(A)를 입력받음과 동시에 상기 임의의 주파수를 추종하면서 위상지연된 위상지연신호(C)를 위상지연기(200)로부터 궤환 입력받아 위상차를 비교 검출하여 위상검출신호를 출력시킬 수 있도록 구성되어 있다. 또한, 상기 피엘엘회로(100)를 이루는 저역통과필터(120)는 위상검출신호를 저역필터링하여 직류전압을 출력시킬 수 있도록 구성되어 있다. 그리고, 상기 피엘엘회로(100)를 이루는 전압제어발진기(VCO, 130)는 직류전압에 상응하는 발진주파수를 생성하여 상기 입력펄스신호(A)의 주파수를 추종하는 주파수 추종신호(B)를 출력할 수 있도록 구성되어 있다.The PEL circuit 100 includes a phase detector 110, a low pass filter (LPF) 120, and a voltage controlled oscillator (VCO) 130. The phase detector 110 constituting the PEL circuit 100 receives an input pulse signal A having a variable frequency and simultaneously phases the phase delayed signal C while following the arbitrary frequency. It is configured to receive a feedback input from the retarder 200 to compare and detect a phase difference to output a phase detection signal. In addition, the low pass filter 120 constituting the PEL circuit 100 is configured to output a DC voltage by low-pass filtering the phase detection signal. In addition, the voltage controlled oscillator (VCO) 130 constituting the PEL circuit 100 generates an oscillation frequency corresponding to the DC voltage and outputs a frequency following signal B for following the frequency of the input pulse signal A. It is configured to do so.
한편, 상기 위상지연기(200)는 주파수 추종신호(B)를 입력받아 단안정멀티바이브레이터로부터 출력된 일정한 펄스폭을 갖는 구형파를 발생시키는데, 이 구형파는 상기 입력펄스신호(A)의 주파수를 추종하면서 위상지연된 위상지연신호(C)를 출력시킴과 동시에 상기 위상검출기(110)로 궤환시킬 수 있도록 구성되어 있다. 이 때, 상기 단안정멀티바이브레이터는 상기 출력펄스신호를 입력받는 제1 플립플롭(미도시)과, 상기 제1 플립플롭으로부터 출력된 신호를 입력받아 상기 입력펄스신호(A)의 주파수를 추종하면서 위상지연된 위상지연신호(C)를 출력시키는 제2 플립플롭(미도시)으로 구성되어 있다. 여기서, 상기 제1 플립플롭 및 제2 플립플롭으로는 RS플립플롭을 이용하고 있다.Meanwhile, the phase delay unit 200 receives a frequency following signal B and generates a square wave having a constant pulse width output from the monostable multivibrator. The square wave follows the frequency of the input pulse signal A. While outputting the phase delayed signal (C) which is delayed, it is configured to be fed back to the phase detector (110). At this time, the monostable multivibrator receives a first flip-flop (not shown) receiving the output pulse signal and a signal output from the first flip-flop while following the frequency of the input pulse signal A. And a second flip-flop (not shown) for outputting the phase delayed phase delay signal C. FIG. In this case, an RS flip flop is used as the first flip flop and the second flip flop.
또한, 상기 가산기(300)는 전압제어발진기(130)의 임의의 양단자 사이에 접속된 발진캐패시터에 의해 발생된 삼각파형의 제1 전압(V1)과 제2 전압(V2)을 입력받아 상기 입력펄스신호(A)의 주파수를 추종하는 2배 주파수인 삼각파형의 제3 전압(V3)을 발생시킬 수 있도록 구성되어 있다. 이 때, 가산기(300)는 제1 증폭기(미도시) 및 제2 증폭기(미도시)가 연속적으로 연결 구성되어 있다.In addition, the adder 300 receives the first voltage V1 and the second voltage V2 of a triangular waveform generated by an oscillation capacitor connected between arbitrary terminals of the voltage controlled oscillator 130. It is comprised so that the 3rd voltage V3 of the triangular waveform which is 2 times the frequency which follows the frequency of the pulse signal A can be generated. At this time, the adder 300 is configured such that a first amplifier (not shown) and a second amplifier (not shown) are continuously connected.
그리고, 상기 비교부(400)는 제3 전압(V3)을 입력받음과 동시에 임의로 위상을 이동시키기 위해 위상전이 설정전압(D)을 입력받아 비교하여 펄스폭변조전압을 발생시킬 수 있도록 구성되어 있다.In addition, the comparator 400 is configured to generate a pulse width modulated voltage by receiving and comparing a phase shift set voltage D to receive a third voltage V3 and to randomly shift a phase. .
마직막으로, 상기 분주기(500)는 펄스폭변조전압을 2분주시켜 상기 임의의 위상전이가 제어된 출력펄스신호(E)를 출력시킬 수 있도록 구성되어 있다.Finally, the divider 500 is configured to divide the pulse width modulated voltage by two to output the output pulse signal E in which the arbitrary phase transition is controlled.
지금까지는 각 구성원의 기능에 대해 설명였으나, 그 구체적인 회로구성에 대해서는 도 2에서 상세히 설명하기로 한다.Until now, the function of each member has been described, but the detailed circuit configuration will be described in detail with reference to FIG. 2.
도 2는 본 고안에 따른 시변 주파수추종 위상전이 제어회로를 나타낸 도면이다. 도 2를 참고하면, 위상검출기(110)의 14번단자로는 시간적으로 변하는 입력펄스신호(A)가 입력되고, 위상검출기(110)의 3번단자는 상기 위상지연기(200)의 제2 플립플롭(220)에서 출력되는 위상지연신호(C)가 입력될 수 있도록 제2 플립플롭(220)의 출력단과 서로 접속되어 있다. 그리고, 위상검출기(110)의 13번단자에는 저역통과필터(120)가 연결되어 있다. 상기 저역통과필터(120)는 위상검출기 (110)와 전압제어발진기(130) 사이에 마련되는데, 위상검출기(110)의 13번단자와 전압제어발진기(130)의 9번단자 사이에 제1 저항(R1)이 마련되며, 이 제1 저항(R1)과 전압제어발진기(130) 9번단자 및 접점과의 접지 사이에 제2 저항(R2) 및 제1 캐패시터(C1)가 직렬로 연결되어 마련되어 있다. 한편, 전압제어발진기(130)의 11번단자와 접지 사이에는 제3 저항(R3)과 제1 가변저항(VR1)이 직렬로 연결되어 마련되며, 전압제어발진기(130)의 12번단자와 접지 사이에는 제4 저항(R4)이 마련되며, 전압제어발진기(130)의 6번단자와 7번단자를 서로 연결하는 제2 캐패시터(C2)가 마련되며, 전압제어발진기(130)의 5번단자는 접지된다. 이 때, 상기 전압제어발진기 (130)의 6번단자 및 7번단자는 가산기(300)로 입력될 수 있도록 가산기(300)와 접속되어 있다. 또한, 전압제어발진기(130)의 4번단자는 위상지연기(200)를 구성하는 제1 플립플롭(210)의 4번단자와 접속되어 있다.2 is a view showing a time-varying frequency tracking phase shift control circuit according to the present invention. Referring to FIG. 2, an input pulse signal A that is changed in time is input to the 14th terminal of the phase detector 110, and the 3rd terminal of the phase detector 110 is a second terminal of the phase delay unit 200. The phase delay signal C output from the flip-flop 220 is connected to an output terminal of the second flip-flop 220. The low pass filter 120 is connected to the 13th terminal of the phase detector 110. The low pass filter 120 is provided between the phase detector 110 and the voltage controlled oscillator 130, the first resistor between the terminal 13 of the phase detector 110 and the terminal 9 of the voltage controlled oscillator 130. R1 is provided, and a second resistor R2 and a first capacitor C1 are connected in series between the first resistor R1 and the ground of the voltage-controlled oscillator 130 and the contact point 9. have. Meanwhile, the third resistor R3 and the first variable resistor VR1 are connected in series between the terminal 11 of the voltage controlled oscillator 130 and the ground, and the terminal 12 of the voltage controlled oscillator 130 and the ground are connected. Between the fourth resistor (R4) is provided, the second capacitor (C2) for connecting the sixth terminal and the seventh terminal of the voltage-controlled oscillator 130 is provided, and the fifth terminal of the voltage-controlled oscillator (130) Is grounded. At this time, the sixth terminal and the seventh terminal of the voltage controlled oscillator 130 are connected to the adder 300 to be input to the adder 300. The fourth terminal of the voltage controlled oscillator 130 is connected to the fourth terminal of the first flip-flop 210 constituting the phase delay unit 200.
상기 위상지연기(200)를 구성하는 제1 플립플롭(210)의 3번단자와 5번단자 및 제2 플립플롭(220)의 13번단자는 외부공급전원(VDD)이 공급될 수 있도록 외부공급전원(VDD)과 접속되어 있으며, 제1 플립플롭(210)의 1번단자 및 제2 플립플롭 (220)의 12번단자 및 15번단자는 접지되어 있다. 한편, 제1 플립플롭(210)의 2번단자는, 상기 외부공급전원(VDD)과 접지 사이에 제5 저항(R5), 제2 가변저항(VR2) 및 제3 캐패시터(C3)가 직렬로 연결되어 형성된 제2 가변저항(VR2)에 접속되어 있다. 이와 대칭으로 제2 플립플롭(220)의 14번단자는 상기 외부공급전원(VDD)과 접지 사이에 제6 저항(R6), 제3 가변저항(VR3) 및 제4 캐패시터(C4)가 직렬로 연결되어 형성된 제3 가변저항(VR3)에 접속되어 있다. 그리고, 제1 플립플롭(210)의 8번단자는 제2 플립플롭(210)의 11번단자와 접속되어 연속적인 신호의 전달이 이루어질 수 있도록 플립플롭을 연속적으로 연결시키고 있다. 또한, 제2 플립플롭(220)의 10번단자는 위상지연신호(C)를 위상검출기(110)로 궤환시키기 위해 위상검출기(110)의 3번단자와 접속되어 있다.Terminals 3 and 5 of the first flip-flop 210 constituting the phase delay unit 200 and terminal 13 of the second flip-flop 220 may be supplied with an external power supply (V DD ). The first terminal of the first flip-flop 210 and the terminal 12 and the terminal 15 of the second flip-flop 220 are connected to the external power supply V DD . On the other hand, the second terminal of the first flip-flop 210, the fifth resistor (R5), the second variable resistor (VR2) and the third capacitor (C3) in series between the external power supply (V DD ) and the ground. The second variable resistor VR2 is connected to the second variable resistor VR2. In a symmetrical manner, terminal 14 of the second flip-flop 220 has a sixth resistor R6, a third variable resistor VR3, and a fourth capacitor C4 in series between the external power supply V DD and ground. The third variable resistor VR3 is connected to the third variable resistor VR3. The eighth terminal of the first flip-flop 210 is connected to the eleventh terminal of the second flip-flop 210 to continuously connect the flip-flops so that a continuous signal can be transmitted. The 10th terminal of the second flip-flop 220 is connected to the 3rd terminal of the phase detector 110 in order to return the phase delay signal C to the phase detector 110.
한편, 가산기(300)를 구성하는 제1 증폭기(310) 반전단자에는 제7 저항(R7)을 게재하여 상기 전압제어발진기(130)의 7번단자와 연결됨과 동시에 제8 저항(R8)을 게재하여 상기 전압제어발진기(130)의 6번단자와 연결되고, 비반전단자는 접지되어 있다. 또한, 상기 제8 저항(R8)과 제1 증폭기(310)의 출력단 사이에는 제9 저항(R9)을 게재시키고 있다.Meanwhile, a seventh resistor R7 is placed on the inverting terminal of the first amplifier 310 constituting the adder 300 to be connected to the seventh terminal of the voltage controlled oscillator 130 and the eighth resistor R8 is placed. The sixth terminal of the voltage controlled oscillator 130 is connected, and the non-inverting terminal is grounded. In addition, a ninth resistor R9 is provided between the eighth resistor R8 and the output terminal of the first amplifier 310.
여기에, 제1 증폭기(310)의 출력단과 제9 저항(R9)과의 접점이 제10 저항(R10)을 게재하여 제2 증폭기(320)의 반전단자와 접속되며 비반전단자는 접지되어 있다. 그리고, 제10 저항(R10)과 제2 증폭기(320)의 반전단자와의 접점과 제2 증폭기(320)의 출력단 사이에 제11 저항(R11)을 마련하여 서로 접속하고 있다.Here, a contact between the output terminal of the first amplifier 310 and the ninth resistor R9 is connected to the inverting terminal of the second amplifier 320 by placing the tenth resistor R10 and the non-inverting terminal is grounded. . The eleventh resistor R11 is provided between the contact point of the tenth resistor R10 and the inverting terminal of the second amplifier 320 and the output terminal of the second amplifier 320 and connected to each other.
상기 제2 증폭기(320)의 출력단은 비교부(400)를 구성하는 비교기(410)의 비반전단자와 제12 저항(R12)을 게재하여 연결되어 있으며, 반전단자는 외부공급전원(VDD)과 접지 사이에 마련된 제4 가변저항(VR4)과 제13 저항(R13)을 게재시켜 연결되어 있다.The output terminal of the second amplifier 320 is connected to the non-inverting terminal and the twelfth resistor R12 of the comparator 410 constituting the comparator 400, the inverting terminal of the external supply power (V DD ) The fourth variable resistor VR4 and the thirteenth resistor R13 provided between the ground and the ground are connected to each other.
한편, 상기 비교기(410)의 출력단은 외부공급전원(VDD)과 제14 저항(R14)을 게재하여 접속되어 있다. 그리고, 상기 비교기(410)의 출력단과 제14 저항(R14)과의 접점에 반전버퍼를 게재시켜 분주기(500)의 10번단자와 연결되어 있다. 그리고, 분주기(500)의 9번단자에서 출력펄스신호(E)가 출력된다.이 때, 상기 분주기(500)의 리셋단자에는 미분회로(600)가 접속되는데, 이는 상기 주파수 추종신호(B)와 출력펄스신호(E)의 동기를 맞추기 위함이다. 상기 미분회로(600)는 상기 주파수 추종신호(B) 출력라인과 접지사이에 제5 캐패시터(C5)와 제15 저항(R15)를 게재시켜 이루어지며, 상기 제5 캐패시터(C5)와 제15 저항(R15) 사이의 접점을 상기 분주기(500)의 리셋단자에 접속시키고 있다. 이에 따라, 상기 주파수 추종신호(B)를 미분한 미분신호가 리셋단자에 인가됨으로써 상기 출력펄스신호(E)와 동기화되는 것이다.On the other hand, the output terminal of the comparator 410 is connected to the external supply power supply (V DD ) and the fourteenth resistor (R14). In addition, an inverting buffer is provided at a contact point between the output terminal of the comparator 410 and the fourteenth resistor R14 and connected to the tenth terminal of the divider 500. The output pulse signal E is output from the 9th terminal of the frequency divider 500. At this time, the differential circuit 600 is connected to the reset terminal of the frequency divider 500. This is to synchronize the output pulse signal (E) with B). The differential circuit 600 is formed by placing a fifth capacitor C5 and a fifteenth resistor R15 between the frequency follow signal B output line and ground, and the fifth capacitor C5 and the fifteenth resistor. The contact between (R15) is connected to the reset terminal of the frequency divider 500. Accordingly, the differential signal obtained by differentiating the frequency following signal B is applied to the reset terminal, thereby synchronizing with the output pulse signal E. FIG.
상기와 같이 구성된 본 고안의 시변 주파수추종 위상전이 제어회로에 대해 파형도를 이용하여 작용효과를 설명한다.The effect of the time-varying frequency tracking phase shift control circuit of the present invention constructed as described above will be described using a waveform diagram.
도 3a 내지 도 3e은 본 고안에 따른 시변 주파수추종 위상전이 제어회로에 입력펄스 주파수가 35㎑일 경우에 각 영역에서 발생하는 펄스신호 및 전압의 파형을 나타낸 파형도이고, 도 4a 내지 도 4e는 입력펄스 주파수가 50㎑일 경우에 각영역에서 발생하는 펄스신호 및 전압의 파형을 나타낸 파형도이다. 도 3a 및 도 4a에 도시된 바와 같이, 주파수가 시간적으로 변하는 입력펄스신호(A)가 위상검출기(110)로 입력되면 이전에 입력된 신호에 의해 위상지연기(200)로부터 궤환된 위상지연신호(C)를 비교하여 위상검출신호를 출력시키고, 이 위상검출신호를 저역필터링하여 직류화시키면, 이 직류전압은 전압제어발진기(130)로 입력되는 해당 주파수를 추종하는 주파수 추종신호(B)를 출력시킨다.3A to 3E are waveform diagrams showing waveforms of pulse signals and voltages generated in respective regions when the input pulse frequency is 35 Hz in the time-varying frequency following phase shift control circuit according to the present invention. This is a waveform diagram showing waveforms of pulse signals and voltages generated in each region when the input pulse frequency is 50 Hz. As shown in FIGS. 3A and 4A, when an input pulse signal A whose frequency varies in time is input to the phase detector 110, a phase delay signal fed back from the phase delay unit 200 by a previously input signal. Comparing (C) and outputting a phase detection signal and performing low-pass filtering on the phase detection signal, the DC voltage is applied to the frequency following signal B that follows the corresponding frequency input to the voltage controlled oscillator 130. Output it.
이에, 상기 주파수 추종신호(B)를 입력받아 제2 가변저항(VR2) 및 제3 가변저항(VR3)을 적절하게 조절하여 도시된 바와 같이, 위상이 지연된 위상지연신호(C)를 위상지연기(200)로부터 출력시킨다.Accordingly, the phase delay signal C having a phase delayed as shown in the figure is obtained by appropriately adjusting the second variable resistor VR2 and the third variable resistor VR3 by receiving the frequency following signal B. Output from (200).
이 때, 도 3b 및 도 4b에 도시된 바와 같이, 전압제어발진기에 접속된 발진캐패시터(C2)에 의해 발생된 삼각파 형태의 제1 전압(V1) 및 제2 전압(V2)이 가산기(300)로 입력되는데, 이에 가산기(300)에서는 상기 생성된 삼각파형의 전압을 가산하여 주파수를 추종하는 삼각파형의 제3 전압(V3)을 출력시킨다.3B and 4B, the first voltage V1 and the second voltage V2 in the form of a triangular wave generated by the oscillation capacitor C2 connected to the voltage controlled oscillator are added to the adder 300. The adder 300 adds the generated triangular waveform voltage to output the third voltage V3 of the triangular waveform following the frequency.
이에, 도 3c 내지 도 3e 및 도 4c 내지 도 4e에 도시된 바와 같이, 상기 삼각파형의 제3 전압(V3)은 비교기(410)에 입력되게 되는데, 이 때, 사용자에 의해 설정된 위상전이 설정전압(D)을 조절하여 상기 비교기(410)에 입력시키게 된다. 이에 비교기(300)에서는 제3 전압(V3)와 위상전이 설정전압(D)을 비교하여 펄스폭변조전압(PWM)을 생성시켜 출력시키게 된다. 이 펄스폭변조전압은 분주기(500)에 입력되어 2분주시킴에 따라 출력펄스신호(E)를 얻을 수 있다. 도시된 바와 같이, 위상전이 설정전압(D)의 설정값에 따라 위상이,,,,,으로 각각 위상이 이동된 결과를 확인할 수 있다. 또한, 이 출력펄스신호(E)가 상기 주파수 추종신호(B)에 대비하여 위상전이가 제어된다는 것을 알 수 있다.Accordingly, as illustrated in FIGS. 3C to 3E and 4C to 4E, the third voltage V3 of the triangular waveform is input to the comparator 410, at which time, the phase transition set voltage set by the user. (D) is adjusted to be input to the comparator 410. Accordingly, the comparator 300 compares the third voltage V3 with the phase transition setting voltage D to generate and output a pulse width modulation voltage PWM. The pulse width modulated voltage is input to the divider 500 and divided by two to obtain an output pulse signal E. As shown, the phase is shifted according to the set value of the phase shift setting voltage (D). , , , , , As a result, the phase shifted results can be confirmed. In addition, it can be seen that the phase transition of the output pulse signal E is controlled in comparison with the frequency following signal B. FIG.
상술한 바와 같이, 본 고안에 따른 시변 주파수추종 위상전이 제어회로는 여러 산업 자동제어 분야에 널리 응용될 수 있는데, 특히 일례로서 고주파 유도가열장치의 부하전력을 일정하게 제어하는 정출력 제어기 등에 응용할 수 있다.As described above, the time-varying frequency tracking phase shift control circuit according to the present invention can be widely applied to various industrial automatic control fields. In particular, the time-varying frequency tracking phase shift control circuit can be applied to a constant output controller that constantly controls the load power of a high frequency induction heating apparatus. have.
즉, 유도가열부하의 임피던스가 시간적으로 변화함으로서 급변하는 유도가열 부하의 전력을 일정하게 제어하기 위해 기존에는 입력전원인 3상교류전압을 3상위상제어 컨버터를 사용하여 위상 제어된 직류전압을 제어한 반면, 본 고안에서 제시한 시변 주파수추종 위상전이 제어회로를 사용하면 입력전원인 3상교류전압을 간단히 3상브릿지 정류하여 일정 직류전압을 생성시키고, 이를 인버터의 직류입력전원으로 사용해서 부하의 전력제어를 인버터에서 실현할 수 있으므로, 기존방식에 비해 SCR(Silicon Controlled Rectifier)소자와 위상제어회로 및 SCR구동회로가 필요 없게 되며, 이로 인한 각종 복잡한 배선작업이 생략됨으로써 제작기간 단축과 제작 인건비 절약을 통해 원가의 절감을 기할 수가 있는 장점이 있다.In other words, in order to control the power of the inductive heating load that changes rapidly due to the change of the impedance of the induction heating load in time, the phase-controlled DC voltage is controlled by using a three-phase phase control converter using a three-phase alternating voltage as an input power source. On the other hand, when the time-varying frequency tracking phase shift control circuit proposed in the present invention is used, a three-phase bridge voltage, which is an input power source, is simply rectified to generate a constant DC voltage. Power control can be realized in the inverter, eliminating the need for SCR (Silicon Controlled Rectifier) elements, phase control circuits, and SCR driving circuits. There is an advantage that can reduce the cost through.
또한, 기존방식에는 유도가열되는 철부하인 피가열체가 큐리점 온도의 부근에서 유도가열부하의 임피던스가 급격히 저하하여 급증하는 부하전력의 정출력 제어를 3상위상 제어된 직류전압으로서 실현하고 있어 정밀성과 응답성 측면에서 성능이 저하되는 반면, 본 고안에서 제시한 시변 주파수추종 위상전이 제어회로를 적용하여 위상전이 설정전압을 마이크로-컨트롤러 IC로서 설계 제작된 제어기를 사용하면 급변하는 부하전력의 변동에 대해 최적의 위상전이 제어로서 가열부하의 일정출력의 제어가 인버터에서 실현되고 정밀성과 응답특성이 우수하다는 장점이 있다. 더 나아가서 고주파 유도가열장치의 제작에 필수적인 유도가열부하의 정출력 제어기의 표준화작업이 가능해 질 것이다.In addition, in the conventional method, the heating element, which is the inductive heating iron load, realizes the constant power control of the load power, which rapidly increases due to the sudden drop in the impedance of the induction heating load near the Curie point temperature, as a three-phase controlled DC voltage. In terms of performance and responsiveness, performance deteriorates, while the time-varying frequency tracking phase shift control circuit proposed in the present invention is applied to a controller in which the phase shift set voltage is designed as a micro-controller IC. As the optimum phase transition control, the control of the constant output of the heating load is realized in the inverter, and it has the advantage of excellent precision and response characteristics. Furthermore, it will be possible to standardize the constant output controller of induction heating load, which is essential for the fabrication of high frequency induction heating devices.
본 고안은 상술한 실시예에 한정되지 않으며, 본 고안의 기술적 사상 내에서 당분야의 통상의 지식을 가진 자에 의하여 많은 변형이 가능함은 명백할 것이다.The present invention is not limited to the above-described embodiment, it will be apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2020010014418U KR200243877Y1 (en) | 2001-05-17 | 2001-05-17 | A phase shift control circuit for tracking time-varying input frequency |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2020010014418U KR200243877Y1 (en) | 2001-05-17 | 2001-05-17 | A phase shift control circuit for tracking time-varying input frequency |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR200243877Y1 true KR200243877Y1 (en) | 2001-10-29 |
Family
ID=73101373
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2020010014418U KR200243877Y1 (en) | 2001-05-17 | 2001-05-17 | A phase shift control circuit for tracking time-varying input frequency |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR200243877Y1 (en) |
-
2001
- 2001-05-17 KR KR2020010014418U patent/KR200243877Y1/en not_active IP Right Cessation
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