KR200234226Y1

KR200234226Y1 - Half Supply Voltage (1 / 2VDD) Generator

Info

Publication number: KR200234226Y1
Application number: KR2019950028911U
Authority: KR
Inventors: 왕성호
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1995-10-16
Filing date: 1995-10-16
Publication date: 2001-10-25
Also published as: KR970019551U

Abstract

본 고안은 반도체 메모리소자의 하프(half) 공급전압(1/2VDD) 발생기에 관한 것으로, 특히 하프 공급전압(1/2VDD)의 정확도를 개선하여 반도체 메모리소자의 비트라인 프리차지(precharge)와 등화(equalize)에 적당하도록, 본 고안의 하프공급전압(1/2VDD) 발생기는 반도체 메모지 소자에 쓰이는 회로로서, 전류 구동 능력이 크지 않은 하프 공급전압(1/2VDD)를 발생시키는 기준전압 발생수단과, 기준전압 발생수단으로 부터 인가 받아 전류구동능력이 있는 하프 공급전압(1/2VDD)으로 출력하기 위해 일측 입력단이 기준전압 발생수단의 출력단자에 연결되는 차동 증폭 수단과, 차동 증폭 수단의 오프셋 전압을 최소화하기 위해, 반전 입력이 차동 증폭 수단의 낮은 임피던스 출력과 연결되고, 비 반전 입력이 차동 증폭 수단의 높은 임피던스 출력에 연결되며, 출력이 차동 증폭 수단의 나머지 입력단에 연결되는 연산 증폭 수단을 구비한다.The present invention relates to a half supply voltage (1 / 2VDD) generator of a semiconductor memory device. In particular, the accuracy of the half supply voltage (1 / 2VDD) is improved to improve bit line precharge and equalization of the semiconductor memory device. The half supply voltage (1 / 2VDD) generator of the present invention is suitable for equalizing, and is a circuit for a semiconductor memo device, and includes a reference voltage generating means for generating a half supply voltage (1 / 2VDD) having a large current driving capability. Differential amplification means having one input terminal connected to the output terminal of the reference voltage generating means for outputting the half supply voltage (1 / 2VDD) having current driving capability from the reference voltage generating means, and the offset voltage of the differential amplifying means. To minimize this, the inverting input is connected to the low impedance output of the differential amplifying means, the non-inverting input is connected to the high impedance output of the differential amplifying means, and the output is differential It includes the operational amplifier means connected to the remaining input terminal of the unit width.

Description

Half Supply Voltage (1 / 2VDD) Generator

제1도는 종래의 하프 공급전압(1/2VDD) 발생기의 회로도.1 is a circuit diagram of a conventional half supply voltage (1 / 2VDD) generator.

제2도는 본 고안의 하프 공급전압(1/2VDD) 발생기의 회로도.2 is a circuit diagram of a half supply voltage (1 / 2VDD) generator of the present invention.

제3도는 본 고안의 연산 증폭 수단의 회로도.3 is a circuit diagram of the operational amplifier means of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10,110 : 기준전압 발생부 20,120 : 차동 증폭 수단10,110: reference voltage generator 20,120: differential amplification means

30 : 구동회로부 130 : 연산 증폭 수단30: drive circuit unit 130: operational amplification means

131 : 차동증폭부 132 : 전류구동부131: differential amplifier 132: current driver

본 고안은 반도체 메모리소자의 하프(half) 공급전압(1/2VDD) 발생기에 관한 것으로, 특히 하프 공급전압(1/2VDD)의 정확도를 개선하여 반도체 메모리소자의 비트라인 프리차지(precharge)와 등화(equalize)에 적당하도록 한 반도체메모리소자의 하프 공급전압(1/2VDD) 발생기에 관한 것이다.The present invention relates to a half supply voltage (1 / 2VDD) generator of a semiconductor memory device. In particular, the accuracy of the half supply voltage (1 / 2VDD) is improved to improve bit line precharge and equalization of the semiconductor memory device. A half supply voltage (1 / 2VDD) generator of a semiconductor memory device adapted to equalize.

제1도는 기존의 하프 공급전압(1/2VDD) 발생기의 회로도이다.1 is a circuit diagram of a conventional half supply voltage (1 / 2VDD) generator.

제1도에 의하면, 전체회로는 크게 3부분으로 나뉘는데, 먼저 원하는 하프 공급전압(1/2VDD)의 기준전압을 발생하는 기준전압 발생부(10)와, 기준전압 발생부(10)로부터 인가되는 기준전압과 출력단으로 부터 피드백되어 인가되는 출력전압(Vout)과의 전압차를 증폭하는 차동증폭기인 차동 증폭 수단(20)와, 차동 증폭 수단(20)에 출럭전압(Vout)을 인가하고, 하프 공급전압(VDD)를 발생하기 위한 구동회로부(30)로 구성되어 있다.According to FIG. 1, the entire circuit is divided into three parts. First, the reference voltage generator 10 generating a reference voltage of the desired half supply voltage (1 / 2VDD) and the reference voltage generator 10 are applied. A differential amplifying means 20, which is a differential amplifier for amplifying a voltage difference between the reference voltage and the output voltage Vout fed back from the output terminal, and applies a run voltage Vout to the differential amplifying means 20, It consists of a drive circuit section 30 for generating a supply voltage VDD.

부언하면, 기준전압 발생부(10)는 공급전압(VDD)와 접지전압(VSS)사이에 5개의 피모스트랜지스터로 구성되어 있으며, 노드 HVDD에서 기준전압을 차동 증폭 수단(20)의 일 입력단에 공급하며, 노드 HVDD에서는 기준전압 발생부(10)를 구성하는 피모스 트랜지스터 M2의 게이트에 전압을 인가하여 네가티브 피드백(nagative feedback)이 되어 노드 HVDD의 전압값을 하프 공급전압(1/2VDD)값으로 보정시키게 된다.In other words, the reference voltage generator 10 is composed of five PMOS transistors between the supply voltage VDD and the ground voltage VSS, and the reference voltage is applied to one input terminal of the differential amplifying means 20 at the node HVDD. In the node HVDD, a voltage is applied to the gate of the PMOS transistor M2 constituting the reference voltage generator 10 to form negative feedback, thereby converting the voltage value of the node HVDD into a half supply voltage (1 / 2VDD). To be corrected.

또한, 차동 증폭 수단(20)의 출력은 다음단인 구동회로부(30)를 구동시키게 된다.In addition, the output of the differential amplifying means 20 drives the driving circuit section 30 which is the next stage.

한편, 구동회로부(30)는 차동 증폭 수단(20)의 출력을 인가 받아 낮은 임피던스를 갖는 하프 공급전압(1/2VDD)원을 발생시킨다.On the other hand, the driving circuit unit 30 receives the output of the differential amplifying means 20 to generate a half supply voltage (1 / 2VDD) source having a low impedance.

이러한 종래의 하프 공급전압 발생기의 동작을 제1도를 예시하여 간단히 설명하면 다음과 같다.The operation of the conventional half supply voltage generator will be briefly described with reference to FIG.

제1도와 같은 하프 공급전압 발생기는 공급전압(VDD)를 인가 받아, 기준전압발생부를 구성하는 5개의 피모스트랜지스터들에 의해 노드 HVDD의 전압값이 1/2VDD가 된다. 만약, 노드전압값이 1/2VDD보다 커지면 피모스트랜지스터 M2의 게이트전압이 높아지고 M2의 게이트-소오스전압(Vgs)는 작아지게 되어 피모스 트랜지스터 M2와 피모스 트랜지스터 M1사이의 노드 N1의 전압값이 상승하고, 피모스 트랜지스터 M2와 피모스 트랜지스터 M3사이의 노드로 부터 피모스 트랜지스터 M5의 게이트에 인가되는 인가선상에 형성되어 피모스 트랜지스터 M3의 기판에 연결되는 노드 N2의 전압값이 상대적으로 낮아지게 된다. 이러한 노드 N1 전압값의 상승은 피모스 트랜지스터 M4의 전류를 작아지게 하고, 노드 N2 전압값의 하강은 피모스 트랜지스터 M5의 전류를 크게하여 노드 HVDD의 전압값을 낮추게 된다. 따라서, 노드 HVDD는 네가티브 피드백이 되어 거의 1/2VDD를 유지하게 된다.The half supply voltage generator as shown in FIG. 1 receives the supply voltage VDD, and the voltage value of the node HVDD becomes 1 / 2VDD by five PMOS transistors constituting the reference voltage generator. If the node voltage value is greater than 1 / 2VDD, the gate voltage of PMOS transistor M2 is increased and the gate-source voltage Vgs of M2 is decreased, so that the voltage value of node N1 between PMOS transistor M2 and PMOS transistor M1 is increased. And the voltage value of the node N2 connected to the substrate of the PMOS transistor M3 to be relatively low is formed on the application line applied to the gate of the PMOS transistor M5 from the node between the PMOS transistor M2 and the PMOS transistor M3. do. The increase in the node N1 voltage value decreases the current of the PMOS transistor M4, and the decrease in the node N2 voltage value increases the current of the PMOS transistor M5, thereby lowering the voltage value of the node HVDD. Thus, node HVDD becomes negative feedback and maintains nearly 1 / 2VDD.

이렇게 형성된 1/2VDD의 전압은 증폭부의 일입력단인 앤모스 트랜지스터 M8의 게이트에 인가된다.The voltage of 1 / 2VDD thus formed is applied to the gate of the NMOS transistor M8 which is one input terminal of the amplifier.

2개의 피모스 트랜지스터와 3개의 피모스 트랜지스터로 구성된 차동증폭기인 증폭부는 또다른 입력단인 앤모스 트랜지스터 M9의 게이트에 출력단으로 부터 최종 출력전압을 인가받아 그차를 증폭시켜 출력단인 구동회로부를 구성하는 앤모스 트랜지스터 M11과 피모스 트랜지스터 M12의 게이트에 전압을 인가한다.The amplifier, which is a differential amplifier composed of two PMOS transistors and three PMOS transistors, receives the final output voltage from the output terminal to the gate of another input terminal NMOS transistor M9 and amplifies the difference to form a driving circuit unit which is an output terminal. Voltage is applied to the gates of the MOS transistor M11 and the PMOS transistor M12.

이렇게 증폭기로 부터 전압을 인가 받아 구동회로부의 두 모스 트랜지스터는 최종출력단으로 큰 전류를 갖는 출력전압 Vout을 내보낸다. 이 때, 출력전압 Vout의 값이 1/2VDD 보다 높아지게 되면, 차동 증폭 수단(20)의 일 입력단인 앤모스 트랜지스터 M9의 게이트에 그 전압이 가해지게 된다. 이 전압은 기준전압발생부(10)로 부터의 기준전압과 비교되어 증폭부의 출력전압이 낮아지게 되며, 이 차동 증폭 수단(20)의 출력전압은 최종출력전압을 풀다운시키게 된다. 출력전압(Vout)의 전압이 1/2VDD보다 낮을 경우에도 같은 원리로 출력전압 Vout을 풀업시켜 출력전압이 1/2VDD가 유지되도록 한다.In this way, two MOS transistors of the driving circuit part output the output voltage Vout having a large current to the final output terminal by receiving the voltage from the amplifier. At this time, when the value of the output voltage Vout becomes higher than 1 / 2VDD, the voltage is applied to the gate of the NMOS transistor M9 which is one input terminal of the differential amplifying means 20. This voltage is compared with the reference voltage from the reference voltage generator 10 so that the output voltage of the amplifier is lowered, and the output voltage of the differential amplification means 20 pulls down the final output voltage. Even when the voltage of the output voltage Vout is lower than 1 / 2VDD, the output voltage Vout is pulled up to maintain the output voltage 1 / 2VDD in the same principle.

이 때, 차동증폭기의 이득값(gain)을 A라고 하면, 차동증폭기에의 두 입력전압 노드 HVDD 전압값과 Vout의 전압차 ΔV는If the gain of the differential amplifier is A, then the voltage difference ΔV between the voltage values of the two input voltage nodes HVDD and Vout of the differential amplifier is

ΔV=｜VHVDD - Vout｜Vout/AΔV = ｜ VHVDD-Vout ｜ Vout / A

가 되어 출력전압에 대해 약 1/A만큼의 입력 오프셋값을 가진다.It has an input offset value of about 1 / A with respect to the output voltage.

이러한 종래의 하프 공급전압(1/2VDD)발생기의 문제점은 이득값의 역수값만큼 즉, 1/A 만큼의 오프셋값을 가지므로, 출력전압이 1/2VDD에서 이 값만큼의 오차를 가지게 된다.The problem of the conventional half-supply voltage (1 / 2VDD) generator has an offset value of 1 / A, which is the inverse of the gain value, so that the output voltage has an error equal to this value at 1 / 2VDD.

하지만, 공급전압의 크기가 지속적으로 작아지고 있는 현 추세에 있어서, 1/A라고 하는 오차값이 출력전압에 미치는 영향은 더욱 커지게 되어, 정밀성에 커다란 문제점을 야기시킨다.However, in the current trend in which the magnitude of the supply voltage is continuously decreasing, the influence of the error value of 1 / A on the output voltage becomes greater, which causes a great problem in precision.

그래서, 본 고안은 공급전압의 스케일 다운에 따른 보다 정밀한 하프 공급전압의 발생이 가능한 하프 공급전압 발생기를 제공하고자 안출되었다.Thus, the present invention has been devised to provide a half supply voltage generator capable of generating a more precise half supply voltage according to the scale down of the supply voltage.

본 고안의 하프 공급전압(1/2VDD) 발생기는 반도체 메모리 소자에 쓰이는 회로로서, 전류 구동 능력이 크지 않은 하프 공급전압(1/2VDD)를 발생시키는 기준전압 발생수단과, 기준전압 발생수단으로 부터 인가 받아 전류구동능력이 있는 하프 공급전압(1/2VDD)으로 출력하기 위해 일측 입력단이 기준전압 발생수단의 출력단자에 연결되는 차동 증폭 수단과, 차동 증폭 수단의 오프셋 전압을 최소화하기 위해, 반전 입력이 차동 증폭 수단의 낮은 임피던스 출력과 연결되고, 비반전 입력이 차동 증폭 수단의 높은 임피던스 출력에 연결되며, 출력이 차동 증폭 수단의 나머지 입력단에 연결되는 연산 증폭 수단을 구비한다. 이 연산 증폭 수단의 이득값은 차동 증폭 수단의 이득값에 비하여 충분히 큼을 원칙으로 한다.The half supply voltage (1 / 2VDD) generator of the present invention is a circuit used in a semiconductor memory device, and includes a reference voltage generating means for generating a half supply voltage (1 / 2VDD) having a large current driving capability and a reference voltage generating means. A differential amplification means having one input terminal connected to an output terminal of the reference voltage generating means for outputting a half supply voltage (1/2 VDD) with a current driving capability and an inverting input for minimizing the offset voltage of the differential amplifying means. And an operational amplification means connected to the low impedance output of the differential amplification means, a non-inverting input to the high impedance output of the differential amplification means, and an output connected to the remaining input of the differential amplification means. In principle, the gain value of the operational amplifier means is sufficiently large as compared with the gain value of the differential amplifier.

이러한, 연산 증폭 수단은 차동 증폭 수단으로 부터 두개의 입력을 인가 받아 증폭하는 차동증폭부와, 전류구동부로 구분된다.The operational amplification means is divided into a differential amplifier for receiving two inputs from the differential amplification means, and a current driver.

따라서, 본 고안의 하프 공급전압(1/2VDD) 발생기는 기존의 차동 증폭 수단에 별도의 차동 증폭부를 부가설치함으로써, 하프 공급전압(1/2VDD) 발생기의 오프셋전압을 줄이고자 하는 것이다.Therefore, the half supply voltage (1 / 2VDD) generator of the present invention is intended to reduce the offset voltage of the half supply voltage (1 / 2VDD) generator by adding a separate differential amplifier to the existing differential amplifier.

이와 같은 원리는 차동 증폭 수단의 이득값(gain)을 A1이라하고, 연간 증폭 수단의 이득값을 A2라고 할 때, 차등 증폭 수단의 두 입력인 기준전압 발생부로 부터의 기준전압 HVDD와 출력전압 Vout의 전압차 ΔV1는 다음과 같다.In this principle, when the gain value of the differential amplification means is A1 and the gain value of the annual amplification means is A2, the reference voltage HVDD and the output voltage Vout from the reference voltage generator, which are two inputs of the differential amplification means, are obtained. The voltage difference of ΔV1 is as follows.

먼저, 연산 증폭 수단의 두 입력 Vin1과 Vin2의 전압차를 ΔV2라 하면,First, assuming that the voltage difference between the two inputs Vin1 and Vin2 of the operational amplifier means ΔV2,

ΔV2 = Vout / A2 이고,ΔV2 = Vout / A2,

따라서, ΔV1은Therefore, ΔV1 is

ΔV1 = ΔV2 / A1 = (Vout/A2)/A1 = Vout /(A1·A2)로서 ΔV1은 출력전압에 대해, 1/(A1·A2)만큼의 입력 오프셋 값을 갖게 되므로, 종래의 1/A1에 비하여 상당히 적은 값을 가지게 된다. 더구나, 이득이 큰 연산 증폭 수단을 설치함을 원칙으로 하므로, 1/A1·A2는 극히 작은 값이 되게 된다.As ΔV1 = ΔV2 / A1 = (Vout / A2) / A1 = Vout / (A1 · A2), ΔV1 has an input offset value of 1 / (A1 · A2) with respect to the output voltage. It will be considerably less than that. In addition, since a large gain amplification means is provided in principle, 1 / A1 and A2 are extremely small.

이러한 본 고안의 하프 공급전압(1/2VDD) 발생기의 회로적 구성에 대하여 도면을 통해 살펴보면 다음과 같다.The circuit configuration of the half supply voltage (1 / 2VDD) generator of the present invention will be described with reference to the drawings.

제2도는 본 고안의 하프 VDD 전압 발생기에 대한 회로도이다.2 is a circuit diagram of a half VDD voltage generator of the present invention.

먼저, 기준전압 발생부(110)는 하프 공급전압(1/2VDD)의 기준전압을 잡아주는 회로로써 종래와 같이, 5개의 피모스 트랜지스터로 구성되어 있다.First, the reference voltage generator 110 is a circuit for holding the reference voltage of the half supply voltage (1 / 2VDD) and is composed of five PMOS transistors as in the related art.

기준전압 발생부(110)에 걸리는 두개의 전압인 공급전압 VDD라 접지전압 VSS 사이에 두개의 패스가 형성되어 있는데, 첫번째 패스는 공급전압 VDD로 부터 피모스 트랜지스터 M1, M3, M5가 직렬연결되어 접지전압 VSS에 연결된다. 두번째 패스는 공급전압 VDD로 부터 피모스 트랜지스터 M2, M4가 직렬연결되어 접지전압 VSS에 연결된다. 이 때, 피모스 트랜지스터 M1의 게이트단은 피모스 트랜지스터 M1의 제2채널과 피모스 트랜지스터 M3의 제1채널의 연결선에 접속된다. 또, 피모스 트랜지스터 M2의 게이트단도 피모스 트랜지스터 M1의 제2채널과 피모스 트랜지스터 M3의 제1채널의 연결선에 접속된다. 피모스 트랜지스터 M3의 게이트단은 기준전압 발생부(110)의 출력노드인 HVDD에 연결되고, 피모스 트랜지스터 M4의 게이트단은 피모스 트랜지스터 M3의 제2채널과 피모스 트랜지스터 M5의 제1채널의 연결선에 접속된다. 그리고, 피모스 트랜지스터 M5의 게이트단은 피모스 트랜지스터 M5의 제2채널에 연결된다.Two paths are formed between the supply voltage VDD and the ground voltage VSS, which are applied to the reference voltage generator 110. The first pass is connected to the PMOS transistors M1, M3, and M5 in series from the supply voltage VDD. Connect to ground voltage VSS. In the second pass, the PMOS transistors M2 and M4 are connected in series from the supply voltage VDD to the ground voltage VSS. At this time, the gate terminal of the PMOS transistor M1 is connected to the connection line between the second channel of the PMOS transistor M1 and the first channel of the PMOS transistor M3. The gate terminal of the PMOS transistor M2 is also connected to the connection line between the second channel of the PMOS transistor M1 and the first channel of the PMOS transistor M3. The gate terminal of the PMOS transistor M3 is connected to HVDD, which is an output node of the reference voltage generator 110, and the gate terminal of the PMOS transistor M4 is connected to the second channel of the PMOS transistor M3 and the first channel of the PMOS transistor M5. It is connected to the connecting line. The gate terminal of the PMOS transistor M5 is connected to the second channel of the PMOS transistor M5.

차동 증폭 수단(120)은 피모스 차동증폭기로 구현한 것으로, 공급전압 VDD에 연결된 제1 모스 트랜지스터 MP1으로 부터 두개의 패스를 통해 접지전압 VSS에 연결된다. 첫번째 패스와 두번째 패스는 각각 피모스 트랜지스터와 앤모스 트랜지스터가 직렬연결되어 접지전압에 연결된다. 제1 모스 트랜지스터 MP1의 게이트단은 기준전압 발생부(110)의 피모스 트랜지스터 M2의 게이트에 접속되고, 제2 모스 트랜지스터 MP2의 게이트단은 기준전압 발생부(110)의 출력단인 노드 HVDD에 연결된다. 또한, 제3 모스트랜지스터 MP3의 게이트단은 연산 증폭 수단의 출력단에 연결된다. 그리고, 제4 모스트랜지스터 MN1의 게이트단은 제5 모스트랜지스터 MN2의 게이트단과 공통접속되어 제2 모스트랜지스터 MP1과 제4 모스트랜지스터 MN1의 채널연결선으로 부터의 연산 증폭 수단의 반전 입력선에 연결된다.The differential amplification means 120 is implemented as a PMOS differential amplifier, and is connected to the ground voltage VSS through two paths from the first MOS transistor MP1 connected to the supply voltage VDD. In the first pass and the second pass, the PMOS transistor and the NMOS transistor are connected in series to the ground voltage, respectively. The gate terminal of the first MOS transistor MP1 is connected to the gate of the PMOS transistor M2 of the reference voltage generator 110, and the gate terminal of the second MOS transistor MP2 is connected to the node HVDD which is an output terminal of the reference voltage generator 110. do. In addition, the gate terminal of the third morph transistor MP3 is connected to the output terminal of the operational amplifier means. The gate terminal of the fourth MOS transistor MN1 is connected in common with the gate terminal of the fifth MOS transistor MN2, and is connected to the inverting input line of the operational amplifier means from the channel connection line of the second and fourth MOS transistors MN1.

연산 증폭 수단(130)은 차동 증폭 수단(120)으로 부터의 임피던스간 다른 두 출력을 입력받아 출력하고 있다. 연산 증폭 수단에는 바이어스 전압이 걸리는데, 이는 차동 증폭 수단(120)의 제5 모스트랜지스터 MN2의 게이트에 연결된다.The operational amplification means 130 receives and outputs two different outputs between impedances from the differential amplification means 120. The operational amplification means is subject to a bias voltage, which is connected to the gate of the fifth MOS transistor MN2 of the differential amplification means 120.

제3도는 이와 같은 연산 증폭 수단(130)의 구체적 회로도를 도시한 것으로, 크게 차동증폭부(131)와 전류구동부(132)로 기능적 구분을 할 수 있는 두 회로를 포함하고 있다.FIG. 3 illustrates a detailed circuit diagram of the operational amplification means 130 and includes two circuits that can be functionally divided into the differential amplifier 131 and the current driver 132.

연산 증폭 수단(130)의 차동증폭부(131)는 앤모스 차동증폭기로 구현되어 있는데, 공급전압 VDD로부터 두개의 패스를 걸쳐 접지전압으로 연결된다. 각 패스는 피모스 트랜지스터와 앤모스 트랜지스터를 거친 후, 하나의 앤모스 트랜지스터에 거쳐 접지전압에 연결된다. 이때, 제6모스트랜지스터 MP4와 게이트단은 제7 모스트랜지스터, MP5와 게이트단에 공통접속되어 제6 모스트랜지스터와 제8 모스트랜지스터 MN3의 채널연결선에 접속된다. 또한, 제8 모스트랜지스터 MN3의 게이트단은 차동증폭수단(120)의 낮은 임피던스 입력을 가지는 제2, 제4 모스트랜지스터의 채널연결선에 연결된다. 그리고, 제9 모스트랜지스터 MN4의 게이트단은 차동증폭수단(120)의 높은 임피던스 입력을 가지는 제3, 제5 모스트랜지스터의 채널연결선에 연결된다. 또, 제10 모스트랜지스터의 게이트단에는 바이어스 전압이 인가되는데, 차동 증폭 수단(120)의 제5 모스트랜지스터 MN2의 게이트에 연결된다.The differential amplifier 131 of the operational amplifier 130 is implemented as an NMOS differential amplifier, which is connected to the ground voltage across two paths from the supply voltage VDD. Each path passes through a PMOS transistor and an NMOS transistor, and is then connected to the ground voltage through an NMOS transistor. In this case, the sixth MOS transistor MP4 and the gate terminal are commonly connected to the seventh MOS transistor, MP5 and the gate terminal, and are connected to the channel connection line of the sixth MOS transistor and the eighth MOS transistor MN3. In addition, the gate terminal of the eighth MOS transistor MN3 is connected to the channel connection line of the second and fourth MOS transistors having the low impedance input of the differential amplifier 120. The gate terminal of the ninth MOS transistor MN4 is connected to the channel connection lines of the third and fifth MOS transistors having the high impedance input of the differential amplifier 120. In addition, a bias voltage is applied to the gate terminal of the tenth MOS transistor, which is connected to the gate of the fifth MOS transistor MN2 of the differential amplifying means 120.

한편, 연산 증폭 수단(130)의 전류구동부(132)는 공급전압으로 부터 피모스 트랜지스터와 앤모스 트랜지스터를 차례로 거쳐 접지전압에 연결된다. 제11 모스트랜지스터 MP6의 게이트단은 차동증폭부의 제7 모스트랜지스터와 제9 모스트랜지스터의 채널연결선에 연결되고, 제12 모스트랜지스터의 게이트단은 차동증폭부의 재10 모스트랜지스터의 게이트에 연결된다.On the other hand, the current driver 132 of the operational amplifier means 130 is connected to the ground voltage through the PMOS transistor and the NMOS transistor in turn from the supply voltage. The gate terminal of the eleventh MOS transistor MP6 is connected to the channel connection line of the seventh and fourth ninth transistors of the differential amplifier, and the gate terminal of the twelfth MOS transistor is connected to the gate of the tenth transistor of the differential amplifier.

그리고, 최종 출력은 전류구동부(132)를 이루는 두 모스트랜지스터의 채널연결선으로 부터 출력된다.The final output is output from the channel connection lines of the two MOS transistors constituting the current driver 132.

본 고안의 하프 공급전압(1/2VDD) 발생기의 동작을 제2도 및 제3도를 예시하여 설명하면 다음과 같다.The operation of the half supply voltage (1 / 2VDD) generator of the present invention will be described with reference to FIGS. 2 and 3 as follows.

제2도는 본 발명의 하프 VDD 전압 발생기로서 그 동작은 다음과 같다. 먼저, VDD전압이 가해지면 기준전압 발생부(110)의 5개의 PMOS 트랜지스터에 의해 HVDD전압이 1/2 VDD를 유지하게 된다. 기준전압 발생부(110)의 동작원리는 종래기술의 그것과 동일하다. 이렇게 형성된 HVDD전압은 차동증폭수단(120)의 차등 증폭기의 입력으로 들어가서 1/2 VDD전압을 내기 위한 기준 전압이 된다.2 is a half VDD voltage generator of the present invention, the operation of which is as follows. First, when the VDD voltage is applied, the HVDD voltage is maintained at 1/2 VDD by the five PMOS transistors of the reference voltage generator 110. The operation principle of the reference voltage generator 110 is the same as that of the prior art. The HVDD voltage thus formed enters the input of the differential amplifier of the differential amplification means 120 and becomes a reference voltage for producing a 1/2 VDD voltage.

이 때, Vout이 희망하는 1/2 VDD보다 높을 경우를 생각해 보자. 이 경우 Vout은 네가티브 피드백 되어 차등 증폭기의 입력인 MP2와 게이트로 들어간다. 따라서, MP2 트랜지스터의 ｜Vgs｜는 작아지게 되어 이 트랜지스터의 Ids가 줄어들게 되며, Vin2노드의 전압은 낮아지게 된다. 이 Vin2는 OP앰프의 MN1트랜지스터의 게이트를 가서 MN1의 Vgs를 작게하여 노드 n1의 전압이 낮아지게 된다. 이 Vin2는 연산증폭수단(130)의 MN1트랜지스터의 게이트로 가서 MN1의 Vgs를 작게하여 노드 n1의 전압이 높아지게 한다. n1노드는 드라이버단의 MP6의 게이트로 전압이 전해져서 MP6의 Ids를 줄이고, 따라서 Vout의 전압은 낮아지게 된다. Vout이 희망하는 1/2 VDD보다 낮은 경우에도 이와 같은 원리로 보정이 되여, 따라서, 희망하는 1/2 VDD전압을 얻을 수 있게 된다.Consider the case where Vout is higher than the desired 1/2 VDD. In this case, Vout is negative feedbacked to the gate of MP2, the input of the differential amplifier. Therefore, | Vgs | of the MP2 transistor becomes small, the Ids of this transistor decreases, and the voltage of the Vin2 node becomes low. This Vin2 goes to the gate of the MN1 transistor of the op amp and decreases the Vgs of the MN1 to lower the voltage of the node n1. This Vin2 goes to the gate of the MN1 transistor of the operational amplification means 130 and decreases the Vgs of the MN1 to increase the voltage of the node n1. The n1 node transmits a voltage to the gate of the MP6 of the driver stage, thereby reducing the Ids of the MP6, and thus lowering the voltage at Vout. Even when Vout is lower than the desired 1/2 VDD, correction is made on the same principle, and thus, the desired 1/2 VDD voltage can be obtained.

이때, 차동증폭수단(120)의 게인을 A1이라 하고, 연산증폭수단(130)의 게인을 A2라고 하면, 차등증폭수단(120)의 두 입력 HVDD와 Vout의 전압차 ΔV1는 다음과 같다.In this case, when the gain of the differential amplifying means 120 is A1 and the gain of the operational amplifying means 130 is A2, the voltage difference ΔV1 between the two inputs HVDD and Vout of the differential amplifying means 120 is as follows.

먼저, 연산증폭수단(130)의 두 입력 Vin1과 Vin2의 전압차를 ΔV2라 하면,First, assuming that the voltage difference between two inputs Vin1 and Vin2 of the operational amplification unit 130 is ΔV2,

ΔV2 = Vout / A2 이고,ΔV2 = Vout / A2,

따라서, ΔV1은Therefore, ΔV1 is

ΔV1 = ΔV2 / A1 = (Vout/A2)/A1 = Vout /(A1 A2)로서 ΔV1은 출력전압에 대해, 1/(A1 A2)만큼의 입력 오프셋 값을 갖는다.ΔV1 has an input offset value of 1 / (A1 A2) with respect to the output voltage as ΔV1 = ΔV2 / A1 = (Vout / A2) / A1 = Vout / (A1 A2).

한편, 제2도와 제3도에서의 모스형을 바꾸어, 차동 증폭 수단(120)을 앤모스 차동증폭기로 구현하고, 연산증폭수단(130)의 차동증폭부(131)를 피모스 차동증폭기로 구현할 수 있다.Meanwhile, by changing the Morse type in FIG. 2 and FIG. 3, the differential amplification means 120 may be implemented as an NMOS differential amplifier, and the differential amplifier 131 of the operational amplifier 130 may be implemented as a PMOS differential amplifier. Can be.

향후, 소자가 고집적화 될수록, 또, 로우-볼테지 구조로 갈수록 현재는 중요하지 않은 전압의 불일치가 중요한 문제로 대두된다.In the future, as the device becomes more integrated and toward the low-volt structure, the mismatch of voltage, which is not important now, becomes an important problem.

따라서, 본 고안에서는 하프 VDD전압 발생기의 오프셋을 줄이기 위해 커런트 드라이빙 능력을 갖는 하이 게인 2-스테이지 연산증폭기(OP-AMP.)를 첨가하여, 종래 1/A × 1/2 VDD 만큼의 오프셋을 1/(A1 A2) × 1/2 VDD로 줄었다. (여기서 A, A1은 차동 증폭기의 게인, A2는 OP 앰프의 게인) 이는 향후, 보다 정확한 하프 VDD전압을 얻는데, 유용할 것으로 생각된다.Therefore, in the present invention, a high gain two-stage operational amplifier (OP-AMP.) Having a current driving capability is added to reduce the offset of the half VDD voltage generator, and the offset of the conventional 1 / A x 1/2 VDD is set to 1 by. / (A1 A2) x 1/2 reduced to VDD. (Where A and A1 are gains of the differential amplifier and A2 are gains of the OP amplifier) This may be useful for obtaining a more accurate half VDD voltage in the future.

Claims

A reference voltage generating means for generating a half supply voltage (VDD) having a small current driving capability used in a semiconductor memory device, and a half supply voltage (VDD) having a current driving capability is output by receiving a booty signal to the reference voltage generating means; In order to minimize the offset voltage of the differential amplifying means, the inverting input is connected to the low impedance output of the differential amplifying means, and the non-inverting means for minimizing the offset voltage of the differential amplifying means. And a half supply voltage (1/2 VDD) generator having an input connected to a high impedance output of said differential amplifying means and an output connected to the remaining input of said differential amplifying means.

The differential amplifying means according to claim 1, wherein the differential amplifying means comprises three first conductive morph transistors and two second conductive morph transistors, and the amplified output voltage is configured to enter an input of the operational amplifier means. Half feed suppression (1 / 2VDD) generator with means.

3. The method of claim 2, wherein the differential amplifying means is connected to a supply line, the first channel terminal of which is connected to a supply voltage, and the gate terminal of which is commonly connected to a wire which is a gate terminal signal of two MOS transistors connected in parallel to the supply power of the reference voltage generating means. A first MOS transistor of a first conductivity type; A first conductive type second having a first channel connected to a second channel terminal of the first MOS transistor, and a gate terminal serving as a first input terminal of the differential amplifying means connected to a node HVDD which is an output terminal of the reference voltage generator; Morph transistors; A third MOS transistor of a first conductivity type in which a first channel terminal is connected to a second channel terminal of the first MOS transistor in parallel with the second MOS transistor, and a gate terminal is connected to a starting node; A fourth MOS transistor of a second conductive type having a first channel terminal and a gate terminal connected to a second channel terminal of the second MOS transistor, and a second channel terminal connected to a ground power source; A second conductive type having a first channel end connected to a second channel end of the third MOS transistor, a gate end connected to a connection line of a gate end of the fourth MOS transistor, and a second channel end connected to a ground source; A half supply power (1 / 2VDD) generator comprising a fifth MOS transistor.

The low impedance output of the differential amplifying means, which is an inverting input of the operational amplifying means, is an output value from a channel connection line of the second and fourth MOS transistors of the differential amplifying means. A half supply voltage (1 / 2VDD) generator, wherein the high impedance output of the differential amplifying means, which is a non-inverting input, is an output value from the channel connection lines of the third and fifth MOS transistors of the differential amplifying means.

5. The current amplifier according to claim 1 or 4, wherein the operational amplification means comprises a differential amplifier comprising two first conductive MOS transistors, three second conductive MOS transistors, and two MOS transistors of different conductivity types. A half supply voltage (VDD) generator having operational amplification means composed of a driver.

6. The first conductive type of claim 5, wherein the differential amplifier of the operational amplifier means connects a first channel terminal to a supply voltage, and is connected in common with a gate of a seventh MOS transistor, which is connected to a gate terminal, to a second channel terminal. A sixth MOS transistor; A seventh MOS transistor of a first conductivity type having a first channel end connected to a supply voltage and having a gate end connected in common with a gate of the sixth MOS transistor; A second conductive type first connected to a second channel end of the sixth MOS transistor and a gate end connected to a node on a channel connection line of the second and fourth MOS transistors of the differential amplifying means; 8 MOS transistors; A second conductive type having a first channel terminal connected to a second channel terminal of a seventh MOS transistor and a gate terminal connected to a node on a channel connection line of a third MOS transistor and a fifth MOS transistor of the differential amplifying means; 9 morph transistors; The first channel terminal is connected to the second channel terminal of the eighth and ninth MOS transistors, the gate terminal is connected to a connection line for common connection of the gates of the fourth and fifth MOS transistors of the differential amplifying means, and the second channel. A half supply voltage (1 / 2VDD) generator having a tenth MOS transistor of a second conductivity type having a stage connected to a ground voltage.

The second channel terminal of claim 5, wherein the current driver of the operational amplifier unit is connected to a first voltage to a supply voltage, and a gate terminal is connected to a channel connection line between the seventh and nineth transistors of the differential amplifier. An eleventh MOS transistor of the first conductivity type connected to the output node; A half supply voltage having a twelfth MOS transistor of a second conductivity type having a first channel connected to an output node, a gate terminal connected to a gate of an eleventh MOS transistor, and a second channel terminal connected to a ground power source. 2VDD) generator.

4. The half supply voltage (1 / 2VDD) generator according to claim 2 or 3, wherein the first conductivity type is a type conductivity type and the second conductivity type is an type conductivity type.

3. The half supply voltage (1 / 2VDD) generator according to claim 2, wherein the first conductivity type is an anneal conductivity type, and the second conductivity type is a type conductivity type.

6. The half supply voltage (VDD) generator according to claim 5, wherein said operational amplifier means has a plurality of said differential amplifiers and one said current driver.