KR200214194Y1 - 스위칭 전원부의 주파수 체배 동기신호 발생회로 - Google Patents

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    • H03ELECTRONIC CIRCUITRY
    • H03BGENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B19/00Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source

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Abstract

본 고안은 스위칭 전원부에서 스위칭 전원부의 동작주파수를 외부동기신호에 동기시킬때 외부동기신호의 주파수가 낮을 경우 주파수 체배 동기신호를 발생하기 위한 스위칭전원부의 주파수 체배 동기신호 발생회로에 관한 것이다.
종래 전원부 동기신호 처리 회로에서는 스위칭 전원부의 스위칭주파수를 수평주파수에 동기시킬때 입력되는 수평주파수가 낮을 경우 트랜스포머를 비롯한 비선형소자의 크기가 증가하고 또한 스위칭손실이 발생되는 문제점이 있었다.
따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위해 스위칭 전원부에서는 입력되는 외부동기주파수의 크기에 따라 주파수 체배 제어신호의 제어를 받아 외부동기신호와 동일주파수 또는 2배 주파수의 스위칭동기신호를 발생시킴으로서 비선형소자의 크기를 소형화할 수 있고 또한 피크 전류 감소로 스위칭소자의 손실을 줄일수 있게 된다.

Description

스위칭 전원부의 주파수 체배 동기신호 발생회로
본 고안은 스위칭 전원부에서 스위칭 전원부의 동작주파수를 외부동기신호에 동기시킬때 외부동기신호의 주파수가 낮을 경우 주파수 체배 동기신호를 발생하기 위한 스위칭전원부의 주파수 체배 동기신호 발생회로에 관한 것이다.
종래 전원부 동기신호 처리 회로의 구성은 도 1에 도시된 바와같이, 수평편향부의 플라이백트랜스(FBT)로부터 출력된 플라이백펄스신호를 입력받아 권선비에 의해 2차측에서 일정한 펄스파형을 출력하는 펄스 트랜스(T1)와, 상기 펄스 트랜스(T1)의 2차측에서 출력되는 전류를 제한하는 저항(R1) 및 다이오드(D1)와, 상기 저항(R1) 및 다이오드(D1)를 통해 출력된 펄스신호에 의해 스위칭동작하는 스위칭 트랜지스터(Q1)와, 상기 펄스 트랜스(T1)의 2차측에서 발생된 펄스파형을 저항(R2)(R3) 및 제너다이오드(ZD1)에 의해 파형정형화시키는 파형정형부(1)와, 상기 파형정형부(1)에서 파형정형화된 펄스가 범용타이머(IC1)의 트리거 단자(2P)로 입력되고, 입력단자(P6)(P7)에 접속된 시정수(R5C2)에 의해 결정된 주파수로 단안정멀티 동작하는 단안정 멀티부(2)와, 상기 단안정 멀티부(2)에서 출력된 전압파형에 의해 동기펄스가 바이패스되는 동기펄스 바이패스부(3)로 구성되며, 미설명부호 Q2는 트랜지스터, R4는 저항, C1은 콘덴서이다.
상기와 같이 구성된 종래 전원부 동기신호 처리 회로의 동작을 도 1과 도 2를 참조하여 설명하면 다음과 같다.
먼저, 수평편향부의 플라이백펄스트랜스(FBT)로부터 플라이백펄스가 펄스 트랜스(T1)의 1차측(N11)에 입력되면, 상기 펄스트랜스(T1)의 2차측(N21)에는 권선비에 의해 도 2의 (가)와 같은 파형의 플라이백펄스가 저항(R1) 및 다이오드(D1)를 통해 스위칭 트랜지스터(Q1)의 베이스로 인가된다.
이때, 파형정형화부(1)에서는 펄스트랜스(T1)의 2차측(N21)에서 출력된 펄스를 저항(R2)을 통해 검출하여 제너다이오드(ZD1) 및 저항(R3)에 의해 파형정형화시킨후 단안정 멀티부(2)로 출력한다.
상기 파형정형화부(1)에서 파형정형화된 도 2의 (나)와 같은 펄스파형은 타이머(IC1)의 트리거 단자인 P2에 입력되고, 이 펄스의 하강부분에서 타이머(IC1)가 트리거 된다.
한편, 상기 타이머(IC1)가 트리거 되면 출력단자인 P3에는 전원전압(VCC)에 가까운 전압이 출력되는데, 이때 입력단자(P6)(P7)에 연결된 저항(R5)과 콘덴서(C2)에 의해 결정되는 시정수(C2R5)만큼 지연된후 다시 하강하게 되어 도 2의 (다)와 같은 파형이 출력단자인 P3에서 출력되게 된다.
그리고, 타이머(IC1)의 출력단자(P3)에서 출력된 펄스파형은 동기펄스 바이패스(3)에 입력되어 트랜지스터(Q2)의 베이스로 인가되는데, 이때 동기펄스의 주기가 타이머(IC1)의 시정수(T)보다 긴구간((라)의 E구간)에서는 트랜지스터(Q2)(Q3)가 오프되어 입력되는 동기펄스 즉, 도 2의 (라)파형에서 E구간의 펄스는 완전하게 스위칭 트랜지스터(Q1)의 베이스로 인가된다.
그러나, 도 2의 (라)파형에서 동기주파수 변환시점(t)에서는 수평편향주파수가 바뀌어 동기펄스의 주기가 타이머(IC1)의 시정수(T)보다 짧게 되면 타이머(IC1)의 출력이 전원전압(VCC)에 가까운 전압으로 유지되는 동안 트랜지스터(Q2)(Q3)는 온되므로 도 2의 (라)파형에서 F구간의 동기펄스는 스위칭 트랜지스터(Q1)의 베이스로 인가되지 못하고 트랜지스터(Q3)를 통해 바이패스된다.
따라서, 스위칭 트랜지스터(Q1)에 인가되는 동기펄스는 수평편향부의 플라이백 트랜스(FBT)에서 공급되는 동기펄스 주파수의 반으로 줄게 된다.
결국, 타이머(IC1)의 시정수 즉 저항(R1) 및 콘덴서(C1)값을 일정값으로 정해주면 도 2의 (라)파형과 같이 일정주파수 이하에서는 수평편향 주파수와 전원부 스위칭 주파수가 같게 되고, 일정주파수 이상일 경우에는 전원부 스위칭 주파수가 수평편향 주파수의 절반으로 동작하게 된다.
그러나, 종래 전원부 동기신호 처리 회로에서 스위칭 전원부의 동작주파수를 외부동기신호에 동기시킬때 외부동기신호의 주파수가 낮을 경우 트랜스포머를 비롯한 비선형소자의 크기가 증가하고 또한 스위칭손실이 증가하는 문제점이 발생된다.
따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위해 스위칭 전원부에서는 입력되는 외부동기주파수의 크기에 따라 주파수 체배 제어신호의 제어를 받아 외부동기신호와 동일주파수 또는 2배 주파수의 스위칭동기신호를 발생시킴으로서 비선형소자의 크기를 소형화할 수 있고 또한 피크 전류 감소로 스위칭소자의 손실을 줄이는데 그 주된 목적이 있다.
도 1은 종래 전원부 동기신호 처리회로도
도 2는 종래 전원부 동기신호 처리회로에서 각부 출력파형도
도 3은 본 고안 스위칭 전원부의 주파수 체배 동기신호 발생회로의 구성을 나타낸 블럭도
도 4는 본 고안 스위칭 전원부의 주파수 체배 동기신호 발생회로에서 각부 출력파형도
도 5는 본 고안에서 동기주파수와 스위칭주파수의 관계를 보인 도면
상기 목적달성을 위한 본 고안 스위칭전원부의 주파수 체배 동기신호 발생회로의 구성은 도 3에 도시된 바와같이, 입력되는 외부동기주파수(fsync)를 전압으로 변환하는 주파수/전압 변환기(21)와, 상기 주파수/전압 변환기(21)에서 출력된 전압에 의해 주파수 체배 제어신호가 발생되는 주파수 체배 제어신호 발생기(22)와, 외부동기신호에 의해 트리거되어 50%의 펄스폭을 가진 펄스신호가 발생되는 펄스발생기(23)와, 상기 주파수 체배 제어신호 발생기(22)에서 발생된 주파수 체배 제어신호의 제어를 받아 펄스발생기(23)에서 출력된 펄스파형을 미분하여 외부동기신호와 동일주파수 또는 2배의 동작주파수를 출력하기 위한 미분 및 주파수 체배 제어회로부(24)와, 상기 미분 및 주파수 체배 제어회로부(24)에서 미분된 펄스파형중 상승 또는 하강 에지에서 트리거되어 펄스가 발생되는 에지트리거펄스발생기(25)로 구성된다.
상기와 같이 구성된 본 고안 스위칭 전원부의 주파수 체배 동기신호 발생회로의 작용효과를 도 3 내지 도 5를 참조하여 설명하면 다음과 같다.
먼저, 외부동기주파수(fsync)는 주파수/전압 변환기(21)로 입력되어 주파수에 비례한 전압으로 변환된후 각각 펄스발생기(23)와 주파수 체배 제어신호 발생기(22)로 출력된다.
이때, 상기 펄스발생기(23)에서는 입력된 외부동기주파수(fsync)에 의해 트리거되어 H파형과 같은 50%의 펄스폭을 가진 펄스신호를 출력한다.
한편, 펄스발생기(23)에서 발생된 펄스신호는 미분 및 주파수 체배 제어회로부(24)에서 미분되어 에지트리거펄스발생기(25)로 출력되는데,
입력된 외부동기신호의 주파수(fsync)가 낮으면(도 4의 G파형에서 t1구간) 주파수/전압 변환기(21)에서는 입력된 외부동기주파수가 낮기 때문에 도 4의 L파형과 같은 낮은 전압을 펄스발생기(23)와 주파수 체배 제어신호 발생기(22)로 출력한다.
이때, 상기 주파수 체배 제어신호 발생기(22)에서는 주파수/전압 변환기(21)에서 출력된 전압파형이 낮으면 동기주파수의 2배 주파수를 출력하기 위해 펄스발생기(23)에서 출력된 펄스파형중 상승 및 하강부분에서 펄스신호가 발생되도록 미분 및 주파수 체배 제어회로부(24)를 제어한다.
따라서, 상기 미분 및 주파수 체배 제어회로부(24)는 주파수 체배 제어신호 발생기(22)에서 출력된 주파수 체배 제어신호의 제어를 받아 펄스발생기(23)에서 출력된 펄스파형(H파형 t1)중 상승 및 하강부분에서 펄스신호가 발생되어 도 4의 I파형(t1구간)과 같은 미분파형을 에지트리거펄스발생기(25)로 출력한다.
이때, 상기 에지트리거펄스발생기(25)는 입력된 미분파형중 (+),(-)펄스값 각각에 대해 상승 및 하강에지에서 트리거되어 도 4의 J파형(t1)과 같은 동작주파수를 출력한다.
결국, 입력되는 외부동기주파수(fsync)가 낮을 경우(G파형에서 t1구간)에는 에지트리거펄스발생기(25)에서 외부동기신호에 2배의 동작주파수가 출력된다.
한편, 입력된 외부동기주파수(fsync)가 높을 경우(G파형에서 t2구간) 주파수/전압 변환기(21)에서는 도 4의 L파형(t2구간)과 같이 높은 전압파형이 출력된다.
이때, 주파수/전압 변환기(21)에서 출력된 전압파형은 주파수 체배 제어신호 발생기(22)로 입력되는데, 상기 주파수 체배 제어신호 발생기(22)에서는 높은 전압파형이 인가될때에는 상승 또는 하강부분에서만 펄스신호가 출력되도록 미분 및 주파수 체배 제어회로부(24)를 제어한다.
따라서, 펄스발생기(23)에서 출력된 펄스파형이 미분 및 주파수 체배 제어회로(24)에 의해 미분될때 도 4의 H파형(t2구간)중에서 상승부분에서만 펄스가 출력되어 도 4의 I파형(t2)과 같은 미분파형을 에지트리거펄스발생기(25)로 출력된다.
상기 에지트리거 펄스 발생기(25)는 입력된 펄스파형에서 상승 에지에서 트리거되어 도 4의 J파형(t2구간)과 같은 동작주파수를 출력하게 된다.
상기와 같이, 입력된 외부동기주파수가 낮을 경우에는 외부동기주파수에 2배의 주파수가 출력되고, 입력된 외부동기주파수가 높을 경우에는 외부동기주파수와 동일한 동작주파수를 출력하므로 트랜스퍼머를 비롯한 비선형 소자의 용량 및 크기가 소형화될수 있게 된다.
상기와 같이 작용하는 본 고안 스위칭전원부의 주파수 체배 동기신호 발생회로는 외부동기신호의 주파수가 낮을 경우 동기주파수의 2배 주파수에 일치하는 주파수 체배 동기신호를 발생시킴으로서 비선형소자의 용량 및 크기의 소형화가 가능하고 또한 피크 전류 감소로 인해 스위칭 트랜지스터의 스위칭 손실을 줄일 수 있는 효과가 있다.

Claims (1)

  1. 입력되는 외부동기주파수(fsync)를 전압(L)으로 변환하는 주파수/전압 변환기(21)와,
    상기 주파수/전압 변환기(21)에서 출력된 전압(L)에 따라 주파수 체배 제어신호(K)를 발생하는 주파수 체배 제어신호 발생기(22)와,
    외부동기주파수(fsync)에 의해 트리거되어 입력 펄스(G)에 대하여 50%의 펄스폭을 가진 펄스신호(H)가 발생되는 펄스발생기(23)와,
    상기 주파수 체배 제어신호 발생기(22)에서 발생된 주파수 체배 제어신호(K)의 제어를 받아 펄스발생기(23)에서 출력된 펄스파형(H)을 미분하여 외부동기주파수(fsync)와 동일주파수 또는 2배의 동작주파수를 출력하기 위한 미분 및 주파수 체배 제어회로부(24)와,
    상기 미분 및 주파수 체배 제어회로부(24)에서 미분된 펄스파형(I)중 상승 또는 하강 에지에서 트리거되어 펄스(J)가 발생되는 에지트리거펄스발생기(25)로 구성된 것을 특징으로 하는 스위칭전원부의 주파수 체배 동기신호 발생회로.
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