KR200201196Y1 - Video ram owing in common input path of mask and color resistor - Google Patents
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Abstract
본 고안의 마스크 및 칼러 레지스터의 입력 경로를 공유한 비디오램은 데이터 라인으로부터 마스크 레지스터 및 칼러 레지스터로의 경로를 서로 공유할 수 있도록 하여 메모리 장치의 면적 및 파우어의 소모를 줄였다.The video RAM sharing the input path of the mask and the color register of the present invention can share the path from the data line to the mask register and the color register, thereby reducing the area of the memory device and the power consumption.
Description
제1도는 종래의 마스크 및 칼러 레지스터를 포함한 비디오 램의 일부분을 도시한 회로도.1 is a circuit diagram showing a portion of a video RAM including a conventional mask and color register.
제2도는 본 고안의 실시예에 따른 마스크 및 칼러 레지스터의 입력 경로를 공유한 비디오 램의 일부분을 도시한 회로도.2 is a circuit diagram showing a portion of a video RAM sharing an input path of a mask and a color register according to an embodiment of the present invention.
제3도는 제2도에 도시된 회로도에 따른 입/출력 파형도.3 is an input / output waveform diagram according to the circuit diagram shown in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 데이터 입력 버퍼 20 : 논리조합부10: data input buffer 20: logic combination unit
30 : 데이터 라인 40 : 래치부30: data line 40: latch portion
50, 70 : NAND게이트 60, 80 레지스터50, 70: NAND gate 60, 80 register
본 고안은 반도체 비디오 램(video ram)에 관한 것으로, 특히 데이터 라인으로부터 마스크 레지스터 및 칼러 레지스터(mask register and color register)로의 경로를 서로 공유할 수 있도록 하여 메모리 장치의 면적 및 파우어의 소모를 줄인 마스크 및 칼러 레지스터의 입력 경로를 공유한 비디오 램에 관한 것이다.The present invention relates to a semiconductor video ram, and more particularly, a mask that reduces the area and power consumption of a memory device by sharing a path from a data line to a mask register and a color register. And video RAM sharing the input path of the color register.
제1도는 종래의 마스크 및 칼러 레지스터를 포함한 비디오 램의 일부분을 도시한 회로도로서, 외부로부터의 데이터를 완충하는 입력버퍼(1)와, 상기 입력버퍼(1)로부터의 데이터를 싣는 버스라인(GWD LINE, 2)과, 상기 버스라인(2)으로부터의 데이터를 일정기간 래치하는 래치회로(3)와, 상기 래치회로(3)로부터의 신호 및 외부로부터의 제어신호를 논리 조합하는 NAND게이트(7)와, 상기 NAND게이트(7)로부터의 신호를 저장하는 마스크 레지스터(4)와, 상기 버스라인(2)으로부터의 데이터를 일정기간 래치하는 래치회로(5)와, 상기 래치회로(5)로부터의 신호 및 외부로부터의 제어신호를 논리 조합하는 NAND게이트(8)와, 상기 NAND게이트(8)로부터의 신호를 저장하는 칼러 레지스터(6)를 구비한다.FIG. 1 is a circuit diagram showing a portion of a video RAM including a conventional mask and a color register. An input buffer 1 buffers data from the outside and a bus line GWD carrying data from the input buffer 1. LINE, 2, a latch circuit 3 for latching data from the bus line 2 for a predetermined period, and a NAND gate 7 for logical combination of a signal from the latch circuit 3 and a control signal from the outside. ), A mask register 4 for storing a signal from the NAND gate 7, a latch circuit 5 for latching data from the bus line 2 for a predetermined period, and from the latch circuit 5 And a color register 6 for storing a signal from the NAND gate 8 in a logical combination of a signal and a control signal from the outside.
제1도의 동작을 살펴보면, 상기 로드 마스크 레지스터(이하, LMR이라 칭함) 사이클 시, 상기 데이터 입력버퍼(1)는 외부로부터의 데이터를 완충하여 상기 버스라인(2)쪽으로 공급한다. 상기 버스라인(2)상의 데이터는 외부로부터의 제어신호(lmr,/lmr)에 따라 상기 래치회로(3)에 일정시간 래치된 후에 외부로부터의 제어기 신호(A)에 따라 상기 마스크 레지스터(4)에 저장된다. 또, 상기 로드 칼러 레지스터(이하, LCR이라 칭함) 사이클도 상기 로드 마스크 사이클과 동일한 동작을 한다.Referring to FIG. 1, during the load mask register (hereinafter referred to as LMR) cycle, the data input buffer 1 buffers data from the outside and supplies the buffer to the bus line 2. The data on the bus line 2 is latched in the latch circuit 3 for a predetermined time in accordance with a control signal lmr, / lmr from the outside, and then the mask register 4 in accordance with a controller signal A from the outside. Are stored in. The load color register (hereinafter referred to as LCR) cycle also performs the same operation as the load mask cycle.
그러나, 상기 비디오 렘의 마스크 및 칼리 레지스터는 동일한 구조를 가지고 등일한 동작을 하며 또, 동시에 사이클이 수행되지 않음에도 불구하고 각각의 경로(path)를 가짐으로써, 레이아웃(layout) 면적을 크게 하는 단점이 있다.However, the masks and kali registers of the video RAM have the same structure and have the same operation, and have the respective paths despite the cycle being not performed at the same time, thereby increasing the layout area. There is this.
따라서 본 고안에서는 별개의 경로를 하나로 통합하여 레이아웃의 면적을 절약하는 이점을 제공한다.Therefore, the present invention provides the advantage of saving the layout area by integrating separate paths into one.
상기 목적을 달성하기 위하여 본 고안의 비디오 램의 마스크 및 칼러 레지스터는 LMR 사이클 및 LCR 사이클이 동시에 일어나지 않는 점을 이용하여 각 레지스터의 입력 경로를 공통적으로 사용하도록 구성하였다.In order to achieve the above object, the mask and the color register of the video RAM of the present invention are configured to use the input path of each register in common by using the fact that the LMR cycle and the LCR cycle do not occur at the same time.
이하, 본 고안을 첨부한 도면을 참조하여 설명하기로 한다Hereinafter, with reference to the accompanying drawings of the present invention will be described.
제2도는 본 고안의 마스크 및 칼러 레지스터를 포함한 비디오 램의 일부분을 도시한 회로도로서, 외부로부터의 데이터를 완충하는 데이터 입력버퍼(10)와, 외부로부터의 사이클 선택신호(lmr, lcr)를 논리조합 하는 논리조합부(20)와, 상기 데이터입력버퍼(10)로부터의 데이터를 싣는 버스라인(GWD LINE, 30)과, 상기 논리조합부(20)로부터의 신호에 따라 상기 버스라인(30)으로부터의 데이터를 일정기간 래치하는 래치부(40)와, 상기 래치부(40)로부터의 신호 및 외부로부터의 제어신호(A)를 논리조합하는 NAND게이트(50)와, 상기 NAND게이트(50)로부터의 신호를 저장하는 마스크 레지스터(60)와, 상기 래치부(40)로부터의 신호 및 외부로부터의 제어신호(B)를 논리조합하는 NAND게이트(70)와, 상기 NAND게이트(70)로부터의 신호를 저장하는 칼러 레지스터(80)를 구비한다.2 is a circuit diagram showing a portion of a video RAM including a mask and a color register according to the present invention. The data input buffer 10 buffers data from the outside, and cycle selection signals lmr and lcr from the outside. A logic combination unit 20 to combine, a bus line (GWD LINE) 30 carrying data from the data input buffer 10, and the bus line 30 in accordance with a signal from the logic combination unit 20; A latch unit 40 for latching data from the latch unit for a predetermined period, a NAND gate 50 for logically combining a signal from the latch unit 40 and a control signal A from the outside, and the NAND gate 50. A mask register 60 for storing signals from the NAND gate, a NAND gate 70 for logically combining the signal from the latch unit 40 and the control signal B from the outside, and the NAND gate 70 from the NAND gate 70. It is provided with a color register 80 for storing a signal.
상기 논리조합부(20)는 상기 사이클 선택신호(lmr; 21, lcr; 22)를 부정 논리합하는 노아게이트(27)와, 그 노아게이트(23)의 출력(N1)의 출력을 반전시켜 상기 래치부(40)를 제어하기 위한 신호(N2)를 출력하는 인버터(24)를 포함한다.The logic combination unit 20 inverts the output of the NOR gate 27 that negates the cycle selection signals lmr 21 and lcr 22 and the output N1 of the NOR gate 23 to the latch. An inverter 24 for outputting a signal N2 for controlling the unit 40 is included.
상기 래치부(40)는 상기 버스라인(30), 노드(N1), 노드(N2), 및 노드(N3) 사이에 접속된 전달트랜지스터(Q1,Q2)와, 상기 전달트랜지스터(Q1,Q2) 및 노드(N3) 사이에 접속된 인버터(IN1)와, 상기 노드(N1) 및 노드(N2)에 게이트가 접속된 전달트랜지스터(Q3,Q4)와, 상기 노드(N3)상의 신호를 반전하여 상기 전달트랜지스터(Q3,Q4)쪽으로 공급하는 인버터(IN2)를 포함한다.The latch unit 40 includes transfer transistors Q1 and Q2 connected between the bus line 30, the node N1, the node N2, and the node N3, and the transfer transistors Q1 and Q2. And an inverter IN1 connected between the node N3, transfer transistors Q3 and Q4 having gates connected to the node N1 and the node N2, and a signal on the node N3 by inverting the signal. Inverter IN2 is supplied to the transfer transistors Q3 and Q4.
제2도에 관련된 회로의 동작 타이밍도를 도시한 제3도를 참고로 하여 비디오 램의 마스크 및 칼러 레지스터의 동작을 살펴보기로 하자.The operation of the mask and the color register of the video RAM will be described with reference to FIG. 3, which shows an operation timing diagram of the circuit related to FIG. 2.
우선 상기 LMR 사이클의 동작을 살펴보면, 상기 데이터 버스(30)상에는 상기 버퍼(10)를 경유한 외부로부터의 데이터가 인가된다. 이때 입력되는 데이터가 하이레벨이라고 가정하면, 외부로부터 사이클 선택신호(lmr, lcr)를 입력한 상기 논리조합부(27)는 상기 전달트랜지스터(Q1,Q2)쪽으로 구동신호를 공급하여 상기 노드(N3)상에 로우레벨의 신호를 공급한다. 또, 상기 논리조합부(20)로부터의 신호가 반전됨에 따라 상기 노드(N3)상의 신호는 인버터(42) 및 전달트랜지스터(Q3,Q4) 및 인버터(41)를 경유하는 루프(loop)를 형성하여 신호를 래치한다. 외부로부터의 제어신호(A)가 하이상태로 됨에 따라 상기 NAND게이트(50)는 상기 마스크 레지스터(60)쪽으로 하이 레벨의 신호를 공급한다.Referring to the operation of the LMR cycle, data from the outside via the buffer 10 is applied to the data bus 30. At this time, assuming that the input data is at a high level, the logic combining unit 27 which inputs the cycle selection signals lmr and lcr from the outside supplies a driving signal to the transfer transistors Q1 and Q2 to supply the node N3. Supply a low level signal. In addition, as the signal from the logic combination unit 20 is inverted, the signal on the node N3 forms a loop through the inverter 42 and the transfer transistors Q3 and Q4 and the inverter 41. To latch the signal. As the control signal A from the outside becomes high, the NAND gate 50 supplies a high level signal to the mask register 60.
상기 LCR사이클의 동작도 상기 LMR의 동작과 동일함으로 상세한 설명은 생략한다.Since the operation of the LCR cycle is also the same as the operation of the LMR, a detailed description thereof will be omitted.
상술한 바와 같이 된 고안의 비디오 라이트 및 칼러 레지스터는 각 레지스터로 로드(load)되는 경로를 공유하고, 비디오 램에서 로드 칼러 레지스터 사이클 및 로드 마스크 레지스터 사이클이 각각 독립적으로 사용되게 함으로써, 면적 및 제어신호의 라인수 및 파우어의 소모도 줄일 수 있다.The above-described video light and color registers share the paths loaded to each register, and the load color register cycle and the load mask register cycle are used independently in the video RAM, thereby providing area and control signals. It also reduces the number of lines and power consumption.
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