KR20020091307A - Method for forming interconnect structures of semiconductor device - Google Patents

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KR20020091307A
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Abstract

PURPOSE: A method for forming a metal interconnection of semiconductor devices is provided to prevent a diffusion of copper by nitrifying a surface of an interlayer dielectric having a via hole and a trench. CONSTITUTION: After forming an interlayer dielectric on a lower metal interconnection, a via hole and a trench are sequentially formed by selectively etching the interlayer dielectric. A nitride layer(24a) is formed on the entire surface of the interlayer dielectric by nitrifying the surface of the interlayer dielectric. A barrier metal film is then formed on the resultant structure. A copper film is filled in the via hole and the trench by depositing copper. The resultant structure is planarized so as to expose the interlayer dielectric.

Description

반도체 소자의 금속 배선 형성방법{METHOD FOR FORMING INTERCONNECT STRUCTURES OF SEMICONDUCTOR DEVICE}METHOD FOR FORMING INTERCONNECT STRUCTURES OF SEMICONDUCTOR DEVICE}

본 발명은 다층 금속 배선 형성에 관한 것으로 특히, 금속 배선의 신뢰도를 향상시키는데 적당한 반도체 소자의 금속 배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the formation of multilayer metal wirings, and more particularly, to a method for forming metal wirings of semiconductor devices suitable for improving the reliability of metal wirings.

최근의 반도체 집적회로에는 절연을 위해 대개 이산화 실리콘(SiO2) 또는 실리카와 같은 절연층으로 분리된 다층 구조를 포함한다.Recent semiconductor integrated circuits typically include a multilayer structure separated by an insulating layer, such as silicon dioxide (SiO 2 ) or silica, for isolation.

그리고, 반도체 소자의 집적도가 증가함에 따라 절연층의 두께는 1??m로 제한되고 있으며, 플러그의 지름은 0.25??m에서 0.18??m 이하로 감소되어, 그 결과로 플러그의 에스팩트 비율(aspect ratio)이 5:1 이상으로 요구된다.In addition, as the degree of integration of semiconductor devices increases, the thickness of the insulating layer is limited to 1 ?? m, and the diameter of the plug decreases from 0.25 ?? m to 0.18 ?? m or less, and as a result, the plug's aspect ratio The aspect ratio is required to be 5: 1 or higher.

또한, 사이즈가 감소함에 따라서 플러그를 형성하는 물질의 특성이 중요시 되는데, 플러그가 소형화될수록 속도 성능을 위해서 플러그를 형성하는 물질이 더 작은 비저항을 가져야 한다.In addition, as the size decreases, the properties of the material forming the plug become important. As the plug becomes smaller, the material forming the plug must have a smaller resistivity for speed performance.

일반적으로 반도체 소자의 플러그 및 금속 배선으로 널리 사용하는 금속으로 알루미늄(Al), 알루미늄 합금 및 텅스텐(W) 등이 있다.Generally, metals widely used as plugs and metal wires of semiconductor devices include aluminum (Al), aluminum alloys, and tungsten (W).

그러나, 이러한 금속들은 반도체 소자가 고집적화됨에 따라 낮은 녹는점과 높은 비저항으로 인하여 고집적 반도체 소자에 더 이상 적용이 어렵게 되었다.However, these metals are difficult to be applied to highly integrated semiconductor devices due to the low melting point and high resistivity as the semiconductor devices are highly integrated.

따라서, 금속 배선의 대체 재료로 전도성이 우수한 물질인 구리(Cu), 금(Au), 은(Ag), 코발트(Co), 크롬(Cr), 니켈(Ni) 등이 있으며 이러한 물질들 중 비저항이 낮고 전자 이동(Electro Migration ; EM)과 스트레스 이동(Stress Migration ; SM) 등의 신뢰성이 우수하며, 생산원가가 저렴한 구리 및 구리 합금이 널리 적용되고 있는 추세이다.Therefore, as an alternative material of the metal wiring, copper (Cu), gold (Au), silver (Ag), cobalt (Co), chromium (Cr), nickel (Ni), and the like, which have excellent conductivity, are among the materials. Copper and copper alloys, which are low in reliability, excellent in electron migration (EM) and stress migration (SM), and inexpensive to produce, are widely applied.

그러나, 구리를 이용할 경우의 문제점은 구리가 주변의 절연층으로 확산된다는 것이다.However, a problem with copper is that copper diffuses into the surrounding insulating layer.

따라서, 구리의 절연층으로의 확산을 방지하고 소자의 비신뢰성을 방지하는 베리어층이 더욱 중요하게 된다.Therefore, the barrier layer which prevents the diffusion of copper into the insulating layer and prevents the unreliability of the device becomes more important.

이하, 종래 기술에 따른 반도체 소자의 금속 배선 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a method for forming metal wirings of a semiconductor device according to the prior art will be described with reference to the accompanying drawings.

도 1a 내지 도 1e는 종래의 반도체 소자의 금속 배선 형성방법을 설명하기 위한 공정 단면도이다.1A to 1E are cross-sectional views illustrating a method of forming metal wirings of a conventional semiconductor device.

종래의 반도체 소자의 금속 배선 형성방법은 도 1a에 도시한 바와 같이, 반도체 기판(도시하지 않음)상의 절연층(1)내에 하부 금속 배선 형성용 트렌치를 형성하고, 상기 트렌치내에 금속 물질을 매립하여 하부 금속 배선(2)을 형성한다.In the conventional method of forming metal wirings of a semiconductor device, as shown in FIG. 1A, a lower metal wiring forming trench is formed in an insulating layer 1 on a semiconductor substrate (not shown), and a metal material is embedded in the trench. The lower metal wiring 2 is formed.

이어, 상기 하부 금속 배선(2) 상에 실리콘 질화 물질(SiN)을 증착하여 제 1 캡핑층(capping layer)(3)을 형성하고, 상기 제 1 캡핑층(3) 상에 이산화 실리콘(SiO2) 또는 Low-k 물질을 이용하여 층간 절연막(Inter Metal Dielectric)(4)을 형성한다.Subsequently, a silicon nitride material (SiN) is deposited on the lower metal wire 2 to form a first capping layer 3, and silicon dioxide (SiO 2 ) is formed on the first capping layer 3. ) Or a low-k material to form an intermetal dielectric 4.

그리고, 상기 층간 절연막(4)을 선택적으로 식각하여 비아홀 및 상부 금속 배선용 트렌치를 형성한다.The interlayer insulating layer 4 is selectively etched to form a via hole and an upper metal wiring trench.

여기서, 상기 층간 절연막(4)의 식각은 플라즈마 식각을 포함하는 절연막 식각 공정에 의하여 이루어진다.The etching of the interlayer insulating film 4 is performed by an insulating film etching process including plasma etching.

또한, 이산화 실리콘 및 유기 물질을 식각하는 기술은 버퍼링된 불화수소 및 아세톤 또는 EKC와 같은 화합물을 이용할 수 있다.In addition, techniques for etching silicon dioxide and organic materials may utilize buffered hydrogen fluoride and compounds such as acetone or EKC.

도 1b에 도시한 바와 같이, 클리닝(Cleaning) 공정을 통해 비아홀 내부에 잔존하는 폴리머(Polymer)를 제거한 후, 노출된 전면에 베리어 금속층(5)을 형성한다.As shown in FIG. 1B, after removing a polymer remaining in the via hole through a cleaning process, the barrier metal layer 5 is formed on the exposed entire surface.

여기서, 상기 베리어 금속층(5)은 티타늄(Ti), 티타늄 질화막(TiN), 탄탈(Ta) 또는 탄탈 질화막(TaN)을 이용하여 물리적 기상 증착법으로 형성한다.The barrier metal layer 5 is formed by physical vapor deposition using titanium (Ti), titanium nitride (TiN), tantalum (Ta), or tantalum nitride (TaN).

그리고, 상기 베리어 금속층(5)은 약 25 내지 400Å, 바람직하게 약 100Å의 두께로 형성한다.The barrier metal layer 5 is formed to a thickness of about 25 to 400 kPa, preferably about 100 kPa.

현재는 단차 피복성이 우수한 화학적 기상 증착법(Chemical vapor deposition ; CVD)에 의해 TaN, WC, WN, TiSiN 등을 증착하는 방법을 개발 중에 있다.Currently, a method of depositing TaN, WC, WN, TiSiN, etc. by chemical vapor deposition (CVD) with excellent step coverage is being developed.

이어, 비아홀 및 트렌치 내부에 충진되는 금속물질에 대한 양호한 접착을 제공하기 위해 상기 베리어 금속층(5) 전면에 구리 시드층(도시하지 않음)을 증착한다.A copper seed layer (not shown) is then deposited over the barrier metal layer 5 to provide good adhesion to the metal material filled in the via holes and trenches.

여기서, 상기 구리 시드층(도시하지 않음)은 물리적 기상 증착법 또는 화학적 기상 증착법에 의해 200 내지 1000Å의 두께로 증착하여 형성한다.Here, the copper seed layer (not shown) is formed by depositing to a thickness of 200 ~ 1000Å by physical vapor deposition or chemical vapor deposition.

그리고, 도 1c에 도시한 바와 같이, 상기 구리 시드층(도시하지 않음) 상에 구리를 전해 도금하여 비아홀과 트렌치를 완전히 매립할 수 있을 정도의 두께로 구리층(6)을 증착한다.As illustrated in FIG. 1C, copper is electroplated on the copper seed layer (not shown) to deposit the copper layer 6 to a thickness sufficient to completely fill the via hole and the trench.

여기서, 전해액으로는 황산구리(CuSO4)·5H2O, H2SO4등을 소정의 농도로 혼합하여 사용하며, 구리(Cu)의 농도는 약 17g/L, CuSO4는 약 67g/L, H2SO4는 약 170g/L을 사용하고, 전해액은 상온 약 25℃에서 공급한다.Here, as the electrolyte, copper sulfate (CuSO 4 ) 5H 2 O, H 2 SO 4 and the like are mixed and used at a predetermined concentration. The copper (Cu) concentration is about 17 g / L, CuSO 4 is about 67 g / L, H 2 SO 4 is used at about 170g / L, the electrolyte is supplied at room temperature of about 25 ℃.

전해 도금의 구체적인 공정은, 먼저 구리 시드층이 형성된 기판을 전기도금을 진행할 챔버안으로 로딩한 다음, 기판을 전해액에 담근다.In the specific process of electrolytic plating, first, a substrate on which a copper seed layer is formed is loaded into a chamber to be electroplated, and then the substrate is immersed in an electrolyte solution.

이때, 전해액에 포함된 황산액(H2SO4)에 의해 구리 시드층의 일부가 용해되는데, 일부에서는 시드층이 없어진 부분이 발생한다.At this time, a part of the copper seed layer is dissolved by the sulfuric acid solution (H 2 SO 4 ) contained in the electrolytic solution, in which a part where the seed layer is missing occurs.

그리고, 전류를 인가하여 비아홀이 매립될 정도의 두께로 구리층(6)을 형성한다.The copper layer 6 is formed to a thickness such that via holes are filled by applying a current.

도 1d에 도시한 바와 같이, 상기 구리층(6)을 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)법으로 평탄화하는데, 평탄화 중에 구리층(6), 베리어 금속층(5), 층간 절연막(4)의 일부가 구조의 상부에서 제거되어 플러그 및 상부 금속 배선을 형성한다.As shown in FIG. 1D, the copper layer 6 is planarized by Chemical Mechanical Polishing (CMP), wherein the copper layer 6, the barrier metal layer 5, and the interlayer insulating film 4 are planarized. Some are removed from the top of the structure to form plugs and top metal wiring.

그리고, 표면 세정 공정을 통해 화학적 기계적 연마법으로 유발된 표면 결함 및 불순물 입자(Particle) 등을 제거한다.The surface cleaning process removes surface defects and impurity particles caused by chemical mechanical polishing.

또한, 도 1e에 도시한 바와 같이, 상기 층간 절연막(4)과 상부 금속 배선의 표면에 질화 물질을 증착하여 제 2 캡핑층(7)을 형성한다.In addition, as shown in FIG. 1E, a nitride material is deposited on the surfaces of the interlayer insulating film 4 and the upper metal wiring to form a second capping layer 7.

상기와 같은 종래의 반도체 소자의 금속 배선 형성방법은 다음과 같은 문제점이 있다.The metal wiring forming method of the conventional semiconductor device as described above has the following problems.

비아홀과 트렌치 내에 매립되는 구리가 층간 절연막으로 확산 유입되어 배선 사이의 저항을 높이고 플러그의 단락을 유발한다.Copper embedded in the via hole and the trench diffuses into the interlayer insulating film to increase resistance between the wires and cause a short circuit of the plug.

따라서, 전자 이동 및 스트레스 이동 등의 신뢰성과 수율을 저하시키게 된다.Therefore, the reliability and yield of electron transfer, stress transfer, and the like are lowered.

본 발명은 이와 같은 종래 기술의 반도체 소자의 금속 배선 형성방법의 문제를 해결하기 위한 것으로, 비아홀과 트렌치가 형성된 층간 절연막의 표면을 질화시킴으로써 구리의 확산을 방지할 수 있는 반도체 소자의 금속 배선 형성방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention solves such a problem of the method of forming a metal wiring of a semiconductor device of the related art. The method of forming a metal wiring of a semiconductor device capable of preventing diffusion of copper by nitriding the surface of an interlayer insulating film having via holes and trenches formed therein. The purpose is to provide.

도 1a 내지 도 1e는 종래의 반도체 소자의 금속 배선 형성방법을 설명하기 위한 공정 단면도1A to 1E are cross-sectional views illustrating a method of forming a metal wiring of a conventional semiconductor device

도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 금속 배선 형성방법을 설명하기 위한 공정 단면도2A to 2F are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device according to the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

21 : 절연층 22 : 하부 금속 배선21: insulating layer 22: lower metal wiring

23 : 제 1 캡핑층 24 : 층간 절연막23: first capping layer 24: interlayer insulating film

24a : 질화막 25 : 베리어 금속층24a: nitride film 25: barrier metal layer

26 : 구리층 27 : 제 2 캡핑층26 copper layer 27 second capping layer

이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선 형성방법은 하부 금속 배선상의 층간 절연막내에 비아홀 및 트렌치를 형성하는 단계; 노출된 층간 절연막의 표면을 질화시켜 질화막을 형성하는 단계; 전면에 베리어 금속층을 형성하는 단계; 전면에 금속 물질을 증착하여 비아홀과 트렌치 내부를 매립하고 층간 절연막이 노출되도록 평탄화하는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a metal wiring in a semiconductor device, the method including: forming a via hole and a trench in an interlayer insulating film on a lower metal wiring; Nitriding the surface of the exposed interlayer insulating film to form a nitride film; Forming a barrier metal layer on a front surface thereof; And depositing a metal material on the entire surface to fill the via holes and the trench, and planarize the exposed interlayer insulating film.

이하, 본 발명의 반도체 소자의 금속 배선 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a method of forming metal wirings of a semiconductor device of the present invention will be described with reference to the accompanying drawings.

도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 금속 배선 형성방법을 설명하기 위한 공정 단면도이다.2A to 2F are cross-sectional views for explaining a method for forming metal wirings of a semiconductor device according to the present invention.

도 2a에 도시한 바와 같이, 반도체 기판(도시하지 않음)상의 절연층(21)내에상감(Damascene) 방식으로 하부 금속 배선 형성용 트렌치를 형성하고, 상기 트렌치내에 금속 물질을 매립하여 하부 금속 배선(22)을 형성한다.As shown in FIG. 2A, a trench for forming the lower metal wiring is formed in the insulating layer 21 on the semiconductor substrate (not shown) by damascene, and a metal material is embedded in the trench to form the lower metal wiring ( 22).

이어, 상기 하부 금속 배선(22) 상에 질화 실리콘(SiN)을 증착하여 제 1 캡핑층(23)을 형성하고, 상기 제 1 캡핑층(23) 상에 SiOC 또는 Low-k 물질을 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법으로 증착하여 층간 절연막(24)을 형성한다.Subsequently, silicon nitride (SiN) is deposited on the lower metal wiring 22 to form a first capping layer 23, and SiOC or low-k material is deposited on the first capping layer 23 by PECVD (Plasma). The interlayer insulating film 24 is formed by depositing by an enhanced chemical vapor deposition method.

상기 층간 절연막(24)은 하부 금속 배선(22)과 이후에 형성되는 상부 금속 배선 사이의 절연막이 된다.The interlayer insulating film 24 becomes an insulating film between the lower metal wiring 22 and the upper metal wiring formed thereafter.

그리고, 상기 층간 절연막(24)을 선택적으로 식각하여 비아홀 및 상부 금속 배선용 트렌치를 형성한다.The interlayer insulating layer 24 is selectively etched to form via holes and upper metal wiring trenches.

이때, 상기 층간 절연막(24)의 식각은 플라즈마 식각을 포함하는 절연막 식각 공정에 의하여 이루어지며, 이산화 실리콘 및 유기 물질을 식각하는 기술은 버퍼링된 불화수소 및 아세톤 또는 EKC와 같은 화합물을 이용할 수 있다.In this case, etching of the interlayer insulating film 24 is performed by an insulating film etching process including plasma etching, and a technique of etching silicon dioxide and an organic material may use a buffered hydrogen fluoride and a compound such as acetone or EKC.

이어, 도 2b에 도시한 바와 같이, 상기 층간 절연막(24)을 질소(N2) 분위기의 RTP(Rapid Thermal Processing) 열처리 공정으로 상기 층간 절연막(24)의 노출된 표면을 질화(Nitridation)시켜 질화막(24a)을 형성한다.Next, as illustrated in FIG. 2B, the nitride insulating film is nitrided by nitriding the exposed surface of the insulating interlayer 24 by a rapid thermal processing (RTP) heat treatment process in a nitrogen (N 2 ) atmosphere. (24a) is formed.

여기서, 상기 열처리 공정은 350∼450℃의 온도로 10분 이내의 시간동안 열처리하여 구조의 상부와 비아홀 및 트렌치 내부의 노출된 표면을 구리 원자의 확산을 막는 베리어 특성이 우수한 SiON막 또는 SiN막으로 변화시킨다.Here, the heat treatment process is a heat treatment for a time within 10 minutes at a temperature of 350 ~ 450 ℃ to the SiON film or SiN film having excellent barrier properties to prevent the diffusion of copper atoms on the exposed surface of the upper structure and the via hole and the inside of the trench Change.

그리고, 도 2c에 도시한 바와 같이, 고주파 전원을 이용하는 RF 스퍼터링 세정 또는 수소환원 세정 공정을 통해 구조의 상부와 비아홀 및 트렌치 내부의 표면을 세정한다.As shown in FIG. 2C, the upper portion of the structure, the surface of the via hole and the inside of the trench are cleaned through an RF sputtering cleaning or a hydrogen reduction cleaning process using a high frequency power source.

그리고, 비아홀과 트렌치 내부를 포함하는 전면에 100∼800Å의 두께로 탄탈륨(Ta) 또는 탄탈륨 질화막(TaN)을 증착하여 베리어 금속층(Barrier Metal layer)(25)을 형성한다.A barrier metal layer 25 is formed by depositing a tantalum (Ta) or a tantalum nitride layer (TaN) to a thickness of 100 to 800 에 on the entire surface including the via hole and the inside of the trench.

여기서, 상기 베리어 금속층(25)은 이온화 물리적 기상 증착법(Ionized PVD)을 사용하여 형성하는데, 이는 기존의 스퍼터링(Sputtering)에 비해 단차 피복성을 크게 향상시킨 방법이다.Here, the barrier metal layer 25 is formed using ionized physical vapor deposition (Ionized PVD), which is a method of greatly improving the step coverage compared to conventional sputtering.

또한, 질화막(24a)에 의해 베리어 특성이 강화되었으므로 기존의 공정에 비하여 베리어 금속층(25)을 얇게 증착할 수 있다.In addition, since the barrier property is enhanced by the nitride film 24a, the barrier metal layer 25 may be thinly deposited as compared with the conventional process.

도 2d에 도시한 바와 같이, 상기 베리어 금속층(25) 전면에 구리를 증착하여 비아홀과 트렌치 내부를 매립한다.As shown in FIG. 2D, copper is deposited on the entire barrier metal layer 25 to fill the via hole and the trench.

이때, 구리의 매립 방법으로는 매립 특성 및 물성이 우수한 전해 도금법이 유리한데, 구리 전해 도금법을 이용할 경우에는 구리 시드층(도시하지 않음)을 베리어 금속층(25)의 전면에 형성해야 한다.At this time, an electroplating method having excellent embedding properties and physical properties is advantageous as a method of embedding copper, and when using the copper electroplating method, a copper seed layer (not shown) must be formed on the entire surface of the barrier metal layer 25.

구리 매립을 위한 상기 구리 시드층(도시하지 않음)은 이온화 물리적 기상 증착법을 이용하여 500∼2000Å의 두께로 형성한다.The copper seed layer (not shown) for buried copper is formed to a thickness of 500 to 2000 kW using an ionization physical vapor deposition method.

그리고, 상기 구리 시드층(도시하지 않음) 상에 구리를 전해 도금하여 비아홀과 트렌치를 완전히 매립할 수 있을 정도의 두께로 구리층(26)을 증착한다.Then, the copper layer 26 is deposited to a thickness such that the copper seed layer (not shown) is electroplated with copper to completely fill the via hole and the trench.

여기서, 전해액으로는 황산구리(CuSO4)·5H2O, H2SO4등을 소정의 농도로 혼합하여 사용하며, 구리(Cu)의 농도는 약 17g/L, CuSO4는 약 67g/L, H2SO4는 약 170g/L을 사용하고, 전해액은 상온 약 25℃에서 공급한다.Here, as the electrolyte, copper sulfate (CuSO 4 ) 5H 2 O, H 2 SO 4 and the like are mixed and used at a predetermined concentration. The copper (Cu) concentration is about 17 g / L, CuSO 4 is about 67 g / L, H 2 SO 4 is used at about 170g / L, the electrolyte is supplied at room temperature of about 25 ℃.

전해 도금의 구체적인 공정은, 먼저 구리 시드층이 형성된 기판을 전기도금을 진행할 챔버안으로 로딩한 다음, 기판을 전해액에 담근다.In the specific process of electrolytic plating, first, a substrate on which a copper seed layer is formed is loaded into a chamber to be electroplated, and then the substrate is immersed in an electrolyte solution.

이때, 전해액에 포함된 황산액(H2SO4)에 의해 구리 시드층의 일부가 용해되는데, 일부에서는 시드층이 없어진 부분이 발생한다.At this time, a part of the copper seed layer is dissolved by the sulfuric acid solution (H 2 SO 4 ) contained in the electrolytic solution, in which a part where the seed layer is missing occurs.

그리고, 전류를 인가하여 비아홀이 매립될 정도의 두께로 구리층(26)을 형성한다.The copper layer 26 is formed to a thickness such that the via hole is filled by applying a current.

이어, 도 2e에 도시한 바와 같이, 전면을 화학적 기계적 연마법으로 평탄화하는데, 층간 절연막(24)이 노출되도록 구리층(26), 베리어 금속층(25)을 구조의 상부에서 제거하여 비아홀과 트렌치에 플러그와 상부 금속 배선을 형성한다.Next, as shown in FIG. 2E, the entire surface is planarized by chemical mechanical polishing. The copper layer 26 and the barrier metal layer 25 are removed from the upper portion of the structure to expose the interlayer insulating film 24 to the via holes and the trenches. Form the plug and top metal wiring.

그리고, 표면 세정 공정을 통해 화학적 기계적 연마법에 의해 유발된 표면 결함 및 불순물 입자 등을 제거한다.The surface cleaning process removes surface defects and impurity particles caused by chemical mechanical polishing.

도 2f에 도시한 바와 같이, 질소와 산소 분위기의 RTP 열처리 공정으로 상기 상부 금속 배선의 표면에 생성된 구리 자연산화막(도시하지 않음)을 환원시킨 후, 공기 중에 노출시키지 않은 채로 질화 실리콘(SiN) 또는 질화막을 PECVD 방식으로 증착하여 제 2 캡핑층(27)을 형성한다.As shown in FIG. 2F, after the reduction of the copper native oxide film (not shown) formed on the surface of the upper metal wiring by the RTP heat treatment process under nitrogen and oxygen atmosphere, silicon nitride (SiN) without being exposed to air Alternatively, the nitride film is deposited by PECVD to form the second capping layer 27.

여기서, 상기 제 2 캡핑층(27)은 상부 금속 배선내의 구리 원자가 상부의 층간 절연막(도시하지 않음)으로 확산되어 배선사이의 누설을 방지하기 위하여 형성된다.Here, the second capping layer 27 is formed in order to prevent copper atoms in the upper metal wiring from diffusing into the upper interlayer insulating film (not shown) to prevent leakage between the wirings.

상기와 같은 본 발명의 반도체 소자의 금속 배선 형성방법은 다음과 같은 효과가 있다.The metal wiring forming method of the semiconductor device of the present invention as described above has the following effects.

층간 절연막의 표면을 질화시킴으로써 층간 절연막 내부로의 구리 원자 확산을 방지하는 베리어 특성을 향상시킬 수 있다.By nitriding the surface of the interlayer insulating film, the barrier property of preventing diffusion of copper atoms into the interlayer insulating film can be improved.

이는, 구리 원자의 확산으로 인하여 발생하는 배선간의 누설, 플러그의 단락, 전자 이동 및 스트레스 이동의 신뢰성 저하 등을 방지하는 효과가 있다.This has the effect of preventing leakage between wires, short circuits of plugs, deterioration of electron movement and stress movement caused by diffusion of copper atoms.

Claims (5)

하부 금속 배선상의 층간 절연막내에 비아홀 및 트렌치를 형성하는 단계;Forming via holes and trenches in the interlayer insulating film on the lower metal interconnection; 노출된 층간 절연막의 표면을 질화시켜 질화막을 형성하는 단계;Nitriding the surface of the exposed interlayer insulating film to form a nitride film; 전면에 베리어 금속층을 형성하는 단계;Forming a barrier metal layer on a front surface thereof; 전면에 금속 물질을 증착하여 비아홀과 트렌치 내부를 매립하고 층간 절연막이 노출되도록 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.And depositing a metal material on the entire surface to fill the via holes and the trench, and planarize the exposed interlayer insulating film. 제 1 항에 있어서, 상기 층간 절연막의 표면을 질소 분위기의 RTP 열처리를 이용하여 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.2. The method for forming a metal wiring of a semiconductor device according to claim 1, wherein the surface of said interlayer insulating film is formed into a nitride film using RTP heat treatment in a nitrogen atmosphere. 제 2 항에 있어서, 상기 열처리 공정은 350∼450℃의 온도와 10분 이내의 시간으로 진행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.The method of claim 2, wherein the heat treatment is performed at a temperature of 350 to 450 ° C. for a time of 10 minutes or less. 제 1 항에 있어서, 상기 베리어 금속층을 탄탈륨 또는 탄탈륨 질화막을 이용하여 100∼800Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.2. The method for forming a metal wiring of a semiconductor device according to claim 1, wherein the barrier metal layer is formed to a thickness of 100 to 800 kW using a tantalum or tantalum nitride film. 제 1 항에 있어서, 상기 비아홀과 트렌치 내부에 매립하는 금속 물질로 구리를 이용하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.The method of claim 1, wherein copper is used as a metal material embedded in the via hole and the trench.
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