KR20020078188A - 디-캡슐레이션 방지 기능을 갖는 반도체 집적 회로 - Google Patents
디-캡슐레이션 방지 기능을 갖는 반도체 집적 회로 Download PDFInfo
- Publication number
- KR20020078188A KR20020078188A KR1020010018214A KR20010018214A KR20020078188A KR 20020078188 A KR20020078188 A KR 20020078188A KR 1020010018214 A KR1020010018214 A KR 1020010018214A KR 20010018214 A KR20010018214 A KR 20010018214A KR 20020078188 A KR20020078188 A KR 20020078188A
- Authority
- KR
- South Korea
- Prior art keywords
- voltage
- capacitors
- metal line
- capacitor
- output
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
- G06K19/073—Special arrangements for circuits, e.g. for protecting identification code in memory
- G06K19/07309—Means for preventing undesired reading or writing from or onto record carriers
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Security & Cryptography (AREA)
- General Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Semiconductor Integrated Circuits (AREA)
- Storage Device Security (AREA)
Abstract
여기에 개시되는 스마트카드의 디-캡슐레이션 검출 회로는 제 1 및 제 2 전압 분배기들과 비교기로 구성된다. 상기 제 1 전압 분배기는 제 1 및 제 2 커패시터들을 가지며, 전원 전압을 분배하여 제 1 전압을 출력한다. 상기 제 2 전압 분배기는 제 3 및 제 4 커패시터들을 가지며, 상기 전원 전압을 분배하여 제 2 전압을 출력한다. 상기 비교기는 상기 제 1 전압과 상기 제 2 전압을 비교하여 상기 비교 결과로서 비교 신호를 출력한다. 상기 제 1 및 제 4 커패시터들 각각은 상기 스마트카드에 형성된 복수 개의 메탈 라인들 중 최상위층에 배열된 메탈 라인으로 형성되고, 상기 제 2 및 제 3 커패시터들 각각은 나머지 메탈 라인들 중 하나의 메탈 라인으로 형성된다.
Description
본 발명은 반도체 집적 회로에 관한 것으로서, 좀 더 구체적으로는 반도체 집적 회로 칩의 표면에 형성된 보호막 (또는, 산화막)이 제거되었는 지의 여부를 검출하는 디-캡슐레이션 검출 회로에 관한 것이다.
일반적으로 스마트카드라고 불리는 IC 카드는 기존의 마그네틱 스트립 카드(magnetic stripe card)와 같은 모양과 크기를 가지며, 접촉식과 비접촉식 두 종류 즉, 메모리 카드와 칩 카드가 있다. 좀 더 정확히 구분하면, 마이크로프로세서가 내장된 IC 카드를 스마트카드라 하며, 마이크로프로세서를 내장하지 않은 비접촉식 카드와 메모리 카드는 '비접촉식 IC카드, 메모리 카드'라는 별도의 명칭으로 불리어진다. 스마트카드는 중앙 처리 장치, 응용프로그램을 저장하는 EEPROM, ROM, RAM으로 이루어져 있다. 스마트카드가 갖고 있는 가장 기본적인 장점은 고신뢰성/보안성, 대용량 데이터의 저장, 전자지갑(E-purse) 기능과 더불어 다양한 어플리케이션을 탑재할 수 있다.
앞서 설명된 바와 같이, 스마트카드 내부에 저장된 데이터는 안전한 보관이 주 목적이며, 외부로 유출시에는 사용자에게나 시스템 운영자에게도 커다란 위험 인자가 된다. 특히, 스마트카드 내부의 데이터를 알아내기 위해서 직접적인 칩 내부의 신호를 모니터링하는 경우, 치명적인 데이터의 손실로 이어지는 경우가 있다. 이러한 모니터링 방법들 중 하나는 일반적으로 칩의 표면을 덮고 있는 실리콘 산화막 (SiO2)을 제거하고 칩 표면에 노출된 메탈 라인을 오실로스코프 (oscilloscope)를 이용하여 모니터링하는 방법이다. 여기서, 칩 표면의 보호막으로서 사용되는 실리콘 산화막을 제거하는 것을 "디-캡슐레이션" (de-capsulation)이라 한다. 칩 내부 신호의 모니터링을 방지하기 위해 칩을 디-캡슐레이션하는 경우, 칩의 디-캡슐레이션 사실을 알려주는 검출 장치가 필요하다.
그러한 검출 장치는 다음과 같은 방법으로 구현될 수 있다. 칩 내부의 라인들 중 일부를 폴리실리콘을 이용하여 만들고 실리콘 산화막을 제거하여 폴리실리콘 라인을 칩 내부에 배치하며 폴리실리콘 라인의 연결 상태에 따라 동작이 결정되는 회로를 넣음으로써 검출 장치가 구현될 수 있다. 만약 실리콘 산화막이 제거되면, 실리콘 산화막과 유사한 성질을 갖는 폴리실리콘 라인 역시 끊어지며, 그 결과 폴리실리콘 라인에 연결된 회로가 동작하지 않는다.
반도체 제조 공정이 발전해감에 따라 회로 선폭이 작아지고, 선간의 간격이 좁아진다. 또한 복잡한 회로를 작은 면적에 구현해야 하기 때문에, 소자를 연결하는 메탈 라인을 다층으로 쌓아 라인 토포로지 (topology)가 높아지는 현상이 나타나고 있다. 앞서 설명된 디-캡슐레이션 검출 장치는 모오스 트랜지스터의 게이트로 쓰이는 폴리실리콘 라인을 칩의 보호막으로 쓰이는 실리콘 산화막과 같이 칩 표면에 나오도록 배치함으로써 칩의 디-캡슐레이션 여부를 검출한다.
하지만, 제조 공정이 점점 더 복잡해지고, 메탈층이 높아짐에 따라 게이트로 쓰이는 폴리실리콘 라인을 칩 표면에 들어내는 공정은 많은 비용과 시간이 필요로 하기 때문에, 칩의 제조 단가를 높이는 원인이 된다. 그러므로, 새로운 디-캡슐레이션 검출 회로가 요구된다.
본 발명의 목적은 제조 단가의 증가없이, 반도체 집적 회로의 표면에 형성된 보호막이 제거되었는 지의 여부를 검출할 수 있는 디-캡슐레이션 검출 회로를 제공하는 것이다.
도 1은 본 발명의 바람직한 실시예에 따른 디-캡슐레이션 검출 회로를 보여주는 회로도;
도 2a는 보호막이 제거되기 전 도 1에 도시된 메탈 커패시터들을 보여주는 단면도; 그리고
도 2b는 보호막이 제거된 후 도 1에 도시된 메탈 커패시터들을 보여주는 단면도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 디-캡슐레이션 회로120, 140 : 전압 분배기
160 : 비교기
(구성)
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 스마트카드는 디-캡슐레이션 검출 회로를 구비하며, 상기 디-캡슐레이션 회로는 제 1 및 제 2 전압 분배기들과 비교기로 구성된다. 상기 제 1 전압 분배기는 제 1 및 제 2 커패시터들을 가지며, 전원 전압을 분배하여 제 1 전압을 출력한다. 상기 제 2 전압 분배기는 제 3 및 제 4 커패시터들을 가지며, 상기 전원 전압을 분배하여 제 2 전압을 출력한다. 상기 비교기는 상기 제 1 전압과 상기 제 2 전압을 비교하여 상기 비교 결과로서 비교 신호를 출력한다. 상기 제 1 및 제 4 커패시터들 각각은 스마트카드에 형성된 복수 개의 메탈 라인들 중 최상위층에 배열된 메탈 라인으로 형성되고, 상기 제 2 및 제 3 커패시터들 각각은 나머지 메탈 라인들 중 하나의 메탈 라인으로 형성된다.
이 실시예에 있어서, 상기 제 1 커패시터는 상기 제 4 커패시터와 동일한 크기를 가지며, 상기 제 2 커패시터는 상기 제 3 커패시터와 동일한 크기를 갖는다.
이 실시예에 있어서, 상기 제 1 및 제 2 커패시터들은 상기 전원 전압과 접지 전압 사이에 직렬 연결되며, 상기 제 1 및 제 2 커패시터들의 접속 노드로부터 상기 제 1 전압이 출력된다.
이 실시예에 있어서, 상기 제 3 및 제 4 커패시터들은 상기 전원 전압과 접지 전압 사이에 직렬 연결되며, 상기 제 3 및 제 4 커패시터들의 접속 노드로부터 상기 제 2 전압이 출력된다.
(작용)
이러한 회로에 의하면, 칩 표면에 형성된 보호막이 제거되는 지의 여부에 따라 커패시턴스가 변화되는 메탈 라인 커패시터들을 이용함으로써 칩 제조 단가의 증가없이 디-캡슐레이션 검출 회로를 구현할 수 있다.
(실시예)
이하 본 발명의 바람직한 실시예가 참도 도면들에 의거하여 상세히 설명된다. 본 발명에 따른 디-캡슐레이션 검출 회로는, 예를 들면, 8-비트 단일-칩 CMOS 컨트롤러 (삼성전자의 KS88C9408 마이크로컨트롤러)로서 스마트카드에 포함되며, 칩 표면을 덮고있는 보호막 (예를 들면, 실리콘 산화막)이 제거되었는 지의 여부를 검출하여 그 검출 결과를 스마트카드에 내장된 중앙처리장치에 제공한다. 상기 중앙처리장치는 그러한 검출 결과에 따라 제반 제어 동작 (예를 들면, 파워-오프 또는 저장된 데이터 정보의 유출을 방지하는 동작)을 수행한다. 상기 스마트카드 또는 KS88C9408 마이크로컨트롤러는 중앙처리장치, 범용 레지스터 파일 및 데이터 버퍼용 SRAM, 데이터 메모리용 EEPROM, 프로그램 메모리용 ROM, 시리얼 입출력 인터페이스, 등을 포함한다.
도 1은 본 발명의 바람직한 실시예에 따른 디-캡슐레이션 검출 회로를 보여주는 회로도이다. 도 1을 참조하면, 디-캡슐레이션 검출 회로 (100)는 칩 표면을 덮고있는 보호막 (예를 들면, 실리콘 산화막)이 제거되었는 지의 여부를 검출하여 그 검출 결과로서 검출 신호 (nDECAP)를 출력한다. 이러한 검출 신호 (nDECAP)는 디-캡슐레이션 검출 회로가 적용되는 스마트카드의 중앙처리장치에 전달된다. 상기 디-캡슐레이션 검출 회로 (100)는 제 1 및 제 2 전압 분배기들 (120, 140), 비교기(160), PMOS 트랜지스터 (MP4), NMOS 트랜지스터 (MN3) 그리고 인버터 (INV)로 구성된다.
계속해서 도 1을 참조하면, 상기 제 1 전압 분배기 (120)는 제 1 및 제 2 메탈 라인 커패시터들 (MET3CAP1, MET2CAP1)로 구성되며, 전원 전압 (VDD)을 분배하여 ND1 상에 제 1 전압을 출력한다. 상기 제 1 및 제 2 메탈 라인 커패시터들 (MET3CAP1, MET2CAP1)은 이 순서로 전원 전압 (VDD)과 접지 전압 (VSS) 사이에 직렬 연결된다. 상기 제 2 전압 분배기 (140)는 제 3 및 제 4 메탈 라인 커패시터들 (MET2CAP2, MET3CAP2)로 구성되며, 상기 전원 전압 (VDD)을 분배하여 ND2 상에 제 2 전압을 출력한다. 상기 제 3 및 제 4 메탈 라인 커패시터들 (MET2CAP2, MET3CAP2)은 이 순서로 상기 전원 전압 (VDD)과 상기 접지 전압 (VSS) 사이에 직렬 연결된다.
상기 비교기 (160)는 상기 제 1 전압 분배기 (120)로부터 제공되는 전압과 상기 제 2 전압 분배기 (140)로부터 제공되는 전압을 비교하여 그 비교 결과로서 비교 신호 (OUT)를 출력한다. 상기 비교기 (160)는 3개의 PMOS 트랜지스터들 (MP1-MP3)과 2개의 NMOS 트랜지스터들 (MN1, MN2)로 구성되며, 도시된 바와 같이 연결된다. 상기 PMOS 트랜지스터 (MP4)와 상기 NMOS 트랜지스터 (MN3)는 상기 전원 전압 (VDD)과 접지 전압 (VSS) 사이에 직렬 연결되며, 바이어스 전압 (VBIAS)과 비교기 (160)의 출력 신호 (OUT)에 의해서 각각 제어된다. 상기 인버터 (INV)는 상기 트랜지스터들 (MP4, MN3)의 공통 접속 노드에 연결되며, 상기 공통 접속 노드의 전위에 따라 디-캡슐레이션 검출 회로 (100)의 검출 신호 (nDECAP)를 출력한다.
본 발명의 디-캡슐레이션 검출 회로 (100)에 따르면, 상기 제 1 및 제 4 메탈 라인 커패시터들 (MET3CAP1, MET3CAP2)은 동일한 크기를 가지며, 상기 제 2 및 제 3 메탈 라인 커패시터들 (MET2CAP1, MET2CAP2)은 동일한 크기를 갖는다. 상기 제 1 및 제 4 메탈 라인 커패시터들 (MET3CAP1, MET3CAP2)의 크기 (또는 용량)는 상기 제 2 및 제 3 메탈 라인 커패시터들 (MET2CAP1, MET2CAP2)보다 크게 (예를 들면, 0.05㎊만큼) 형성된다. 상기 제 1 및 제 4 메탈 라인 커패시터들 (MET3CAP1, MET3CAP2)은, 도 2a에 도시된 바와 같이, 스마트카드 즉, 칩의 최상위층에 배열된 메탈 라인을 이용하여 구현되며, 상기 제 2 및 제 3 메탈 라인 커패시터들 (MET2CAP1, MET2CAP2)은 상기 최상위층을 제외한 나머지 층들 중 하나에 배열된 메탈 라인을 이용하여 구현된다. 도 2a에서 알 수 있듯이, 메탈 라인들 (METAL3, METAL 2)은 서로 전기적으로 절연되도록 산화막 (예를 들면, 실리콘 산화막)에 의해서 절연된다.
메탈 라인들로 구현된 메탈 라인 커패시터들 각각의 커패시턴스는, 잘 알려진 바와 같이, 다음의 수학식에 의해서 결정된다.
여기서, A는 커패시터의 플레이트로 사용되는 메탈 라인의 면적을 나타내고, L은 동일층 상에 형성된 메탈 라인들 사이의 거리를 나타내며, Eox는 실리콘 산화막의 유전율을 나타낸다. 상기 제 1 및 제 4 메탈 라인 커패시터들 (MET3CAP1,MET3CAP2)의 크기 (또는 용량)가 상기 제 2 및 제 3 메탈 라인 커패시터들 (MET2CAP1, MET2CAP2)보다 크게 되도록 하기 위해서, 최상위층에 형성된 메탈 라인들 (METAL3)의 길이는 하부층에 형성된 메탈 라인들 (METAL2)의 길이보다 짧게 조정된다.
본 발명에 따른 디-캡슐레이션 검출 회로의 동작은 다음과 같다.
칩 표면에 덮여진 보호막이 제거되지 않은 경우, 앞서의 가정에 따르면, 메탈 라인 커패시터들 (MET3CAP1, MET3CAP2) 각각의 크기가 메탈 라인 커패시터들 (MET2CAP1, MET2CAP2) 각각의 크기보다 크기 때문에, ND1 노드의 전압은 ND2 노드의 전압보다 상대적으로 높다. 이는 비교기 (160)의 출력 신호 (OUT)가 하이 레벨이 됨을 의미한다. NMOS 트랜지스터 (MN3)는 하이 레벨의 출력 신호 (OUT)에 의해서 턴 온되고, 그 결과 인버터 (INV)를 통해 하이 레벨의 검출 신호 (nDECAP)가 스마트카드의 중앙처리장치에 제공된다. 하이 레벨의 검출 신호 (nDECAP)는 보호막으로 사용되는 산화막이 제거되지 않음을 의미한다.
이에 반해서, 칩 표면에 덮여진 보호막이 제거되는 경우, 각 메탈 라인 커패시터 (MET3CAP1, MET3CAP2)의 값은 각 메탈 라인 커패시터 (MET2CAP1, MET2CAP2)의 값보다 작아진다. 이는 메탈 라인들 (METAL3) (도2b 참조) 사이에 존재했던 산화막이 제거되었기 때문이다. 즉, 공기의 유전 상수는 '1'이고, 산화막의 유전 상수는 '3.9이기 때문에, 각 메탈 라인 커패시터 (MET2CAP1, MET2CAP2)의 값은 그대로 유지되는 반면에 각 메탈 라인 커패시터 (MET3CAP1, MET3CAP2)의 값은 1/3.9로 줄어든다. 이에 따라, ND1 노드의 전압은 ND2의 전압보다 낮아지며, 비교기 (160)는 로우 레벨의 신호 (OUT)를 출력한다. 이에 따라, NMOS 트랜지스터 (MN3)는 턴 오프되고 인버터 (INV)를 통해 로우 레벨의 검출 신호 (nDECAP)가 출력된다. 즉, 스마트카드의 중앙처리장치는 로우 레벨의 검출 신호 (nDECAP)에 따라 칩의 표면에 덮혀있던 보호막이 제거됨을 인지하고, 저장된 데이터에 대한 미리 설정된 보호 동작을 수행한다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 칩 표면에 형성된 보호막이 제거되는 지의 여부에 따라 커패시턴스가 변화되는 메탈 라인 커패시터들을 이용함으로써 칩 제조 단가의 증가없이 디-캡슐레이션 검출 회로를 구현할 수 있다.
Claims (8)
- 반도체 기판 상부에 순차적으로 형성된 복수 개의 메탈 라인들을 갖는 반도체 집적 회로에 있어서:제 1 및 제 2 커패시터들을 가지며, 전원 전압을 분배하여 제 1 전압을 출력하는 제 1 전압 분배기와;제 3 및 제 4 커패시터들을 가지며, 상기 전원 전압을 분배하여 제 2 전압을 출력하는 제 2 전압 분배기 및;상기 제 1 전압과 상기 제 2 전압을 비교하여 상기 비교 결과로서 비교 신호를 출력하는 비교기를 포함하며,상기 제 1 및 제 4 커패시터들 각각은 상기 복수 개의 메탈 라인들 중 최상위층에 배열된 메탈 라인으로 형성되며; 그리고 상기 제 2 및 제 3 커패시터들 각각은 나머지 메탈 라인들 중 하나의 메탈 라인으로 형성되는 것을 특징으로 하는 반도체 집적 회로.
- 제 1 항에 있어서,상기 제 1 커패시터는 상기 제 4 커패시터와 동일한 크기를 가지며, 상기 제 2 커패시터는 상기 제 3 커패시터와 동일한 크기를 갖는 것을 특징으로 하는 반도체 집적 회로.
- 제 2 항에 있어서,상기 제 1 및 제 2 커패시터들은 상기 전원 전압과 접지 전압 사이에 직렬 연결되며, 상기 제 1 및 제 2 커패시터들의 접속 노드로부터 상기 제 1 전압이 출력되는 것을 특징으로 하는 반도체 집적 회로.
- 제 2 항에 있어서,상기 제 3 및 제 4 커패시터들은 상기 전원 전압과 접지 전압 사이에 직렬 연결되며, 상기 제 3 및 제 4 커패시터들의 접속 노드로부터 상기 제 2 전압이 출력되는 것을 특징으로 하는 반도체 집적 회로.
- 중앙처리장치, 범용 레지스터 파일 및 데이터 버퍼용 에스램, 데이터 메모리용 이이피롬, 프로그램 메모리용 롬을 가지며, 복수의 메탈층들로 구성된 멀티-레이어 구조의 스마트카드는 상기 멀티-레이어 구조의 최상위층 상에 형성된 보호막이 제거되었는 지의 여부를 검출하는 디-캡슐레이션 검출 회로를 포함하며,상기 디-캡슐레이션 검출 회로는,제 1 및 제 2 커패시터들을 가지며, 전원 전압을 분배하여 제 1 전압을 출력하는 제 1 전압 분배기와;제 3 및 제 4 커패시터들을 가지며, 상기 전원 전압을 분배하여 제 2 전압을 출력하는 제 2 전압 분배기 및;상기 제 1 전압과 상기 제 2 전압을 비교하여 상기 비교 결과로서 비교 신호를 출력하는 비교기를 포함하며,상기 제 1 및 제 4 커패시터들 각각은 상기 복수 개의 메탈 라인들 중 최상위층에 배열된 메탈 라인으로 형성되며; 그리고 상기 제 2 및 제 3 커패시터들 각각은 나머지 메탈 라인들 중 하나의 메탈 라인으로 형성되는 것을 특징으로 하는 스마트카드.
- 제 5 항에 있어서,상기 제 1 커패시터는 상기 제 4 커패시터와 동일한 크기를 가지며, 상기 제 2 커패시터는 상기 제 3 커패시터와 동일한 크기를 갖는 것을 특징으로 하는 반도체 집적 회로.
- 제 6 항에 있어서,상기 제 1 및 제 2 커패시터들은 상기 전원 전압과 접지 전압 사이에 직렬 연결되며, 상기 제 1 및 제 2 커패시터들의 접속 노드로부터 상기 제 1 전압이 출력되는 것을 특징으로 하는 반도체 집적 회로.
- 제 6 항에 있어서,상기 제 3 및 제 4 커패시터들은 상기 전원 전압과 접지 전압 사이에 직렬 연결되며, 상기 제 3 및 제 4 커패시터들의 접속 노드로부터 상기 제 2 전압이 출력되는 것을 특징으로 하는 반도체 집적 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010018214A KR100784379B1 (ko) | 2001-04-06 | 2001-04-06 | 디-캡슐레이션 방지 기능을 갖는 반도체 집적 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010018214A KR100784379B1 (ko) | 2001-04-06 | 2001-04-06 | 디-캡슐레이션 방지 기능을 갖는 반도체 집적 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020078188A true KR20020078188A (ko) | 2002-10-18 |
| KR100784379B1 KR100784379B1 (ko) | 2007-12-11 |
Family
ID=27700028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010018214A KR100784379B1 (ko) | 2001-04-06 | 2001-04-06 | 디-캡슐레이션 방지 기능을 갖는 반도체 집적 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100784379B1 (ko) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3493096B2 (ja) * | 1996-06-07 | 2004-02-03 | 株式会社東芝 | 半導体集積回路、ｉｃカード、及びｉｃカードシステム |
| US6085342A (en) * | 1997-05-06 | 2000-07-04 | Telefonaktiebolaget L M Ericsson (Publ) | Electronic system having a chip integrated power-on reset circuit with glitch sensor |
| JPH1131208A (ja) * | 1997-05-15 | 1999-02-02 | Nippon Telegr & Teleph Corp <Ntt> | 半導体チップおよびその製造方法 |
| JPH1166248A (ja) * | 1997-08-12 | 1999-03-09 | Mitsubishi Electric Corp | 非接触型ｉｃカード |
| JP4083925B2 (ja) * | 1999-06-24 | 2008-04-30 | 株式会社日立製作所 | 情報処理装置、カード部材および情報処理システム |
-
2001
- 2001-04-06 KR KR1020010018214A patent/KR100784379B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100784379B1 (ko) | 2007-12-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7085979B2 (en) | Voltage-glitch detection device and method for securing integrated circuit device from voltage glitch attack | |
| US8564364B2 (en) | Countermeasure method and device for protecting against a fault injection attack by detection of a well voltage crossing a threshold | |
| US4868489A (en) | Device to detect the depassivation of an integrated circuit | |
| US4990760A (en) | IC card having means for protecting erroneous operation | |
| KR100911379B1 (ko) | 반도체 집적 회로의 해킹 검출기 및 그것의 검출 방법 | |
| US6028465A (en) | ESD protection circuits | |
| US20060092742A1 (en) | OTP antifuse cell and cell array | |
| CN106611209B (zh) | 安全电子芯片 | |
| CN103336934B (zh) | 用于rfid的持久节点 | |
| JP2010515186A (ja) | 電子回路に含まれる情報の保護 | |
| US20120039108A1 (en) | One-Time Programmable Memory Cell | |
| US7312966B2 (en) | Electrostatic discharge protection circuit | |
| US6490646B1 (en) | Integrated circuit device made secure by means of additional bus lines | |
| KR100784379B1 (ko) | 디-캡슐레이션 방지 기능을 갖는 반도체 집적 회로 | |
| US10242988B2 (en) | Antifuses integrated on semiconductor-on-insulator (SOI) substrates | |
| US6796501B2 (en) | Smart card reader circuit and method of monitoring | |
| JP2001256119A (ja) | 自己破壊型半導体装置 | |
| KR20010062225A (ko) | 난수생성방법, 난수발생회로 및 반도체 집적회로장치와ｉｃ카드 | |
| EP1272973B1 (en) | Output stage for a communication contact for a data carrier | |
| KR100517554B1 (ko) | 보안 기능을 갖는 반도체 집적 회로 | |
| US8456187B2 (en) | Implementing temporary disable function of protected circuitry by modulating threshold voltage of timing sensitive circuit | |
| US20140247526A1 (en) | False-triggered immunity and reliability-free esd protection device | |
| JP2002269523A (ja) | Ｉｃカード | |
| US11250922B2 (en) | Memory cell, memory device, and related identification tag | |
| US11811222B2 (en) | Electrostatic discharge protection circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |