KR20020074830A - Equipment of Multi-bit Data Out Buffer - Google Patents
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Abstract
Description
본 발명은 반도체 장치에 관한 것으로 특히, 출력되는 데이터의 레벨을 안정시키기에 적합한 멀티 비트 데이터 출력 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly to a multi-bit data output device suitable for stabilizing the level of data to be output.
디램(DRAM) 및 디램 마크로(DRAM macro)의 경우 반도체 메모리 소자에서 패리(Peri) 회로로 다수의 데이터를 동시에 출력한다.In the case of DRAM and DRAM macro, a plurality of data are simultaneously output from a semiconductor memory device to a Peri circuit.
종래에는 이러한 수십 내지 수백개의 데이터를 데이터 출력 버퍼를 동시에구동시키어 출력하고 있다.Conventionally, tens to hundreds of such data are output by simultaneously driving a data output buffer.
그러나, 상기와 같은 종래의 데이터 버퍼 출력 장치는 다음과 같은 문제점이 있다.However, the conventional data buffer output device as described above has the following problems.
첫째, 동시에 데이터 출력 버퍼를 동작시킴에 따라서 전원전압 버퍼에서 많은 양의 전하가 출입하게 되므로 전원전압 레벨이 불안정해 진다.First, as the data output buffer is operated at the same time, a large amount of charge enters and exits the power voltage buffer, resulting in an unstable power supply voltage level.
둘째, 전원전압이 불안정해 짐에 따라서 출력되는 데이터 레벨이 안정화되는데 시간이 소요되므로 지연 시간이 증가된다.Second, as the power supply voltage becomes unstable, it takes time for the output data level to stabilize, which increases the delay time.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 전원전압 및 데이터 레벨을 안정화시키기 위한 멀티 비트 데이터 출력 장치를 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and an object thereof is to provide a multi-bit data output device for stabilizing power supply voltage and data level.
도 1은 본 발명에 따른 멀티 비트 데이터 출력 장치의 블록도1 is a block diagram of a multi-bit data output apparatus according to the present invention
도 2는 상기 도 1의 데이터 출력 버퍼의 일실시예를 나타낸 도면FIG. 2 illustrates an embodiment of the data output buffer of FIG. 1.
도 3은 상기 도 1의 데이터 출력 버퍼의 다른 실시예를 나타낸 도면3 illustrates another embodiment of the data output buffer of FIG.
도 4는 도 1의 디코더 제어부의 회로 구성의 실시예를 나타낸 도면4 is a diagram illustrating an example of a circuit configuration of the decoder controller of FIG. 1.
도 5는 디코더 제어부의 진리표를 나타낸 도면5 is a diagram illustrating a truth table of a decoder controller.
도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of drawings
11 : 병렬 데이터 카운터 12 : 디코더 제어부11 parallel data counter 12 decoder control unit
13 : 데이터 출력 버퍼13: data output buffer
상기와 같은 목적을 달성하기 위한 본 발명에 따른 멀티 비트 데이터 출력 장치는 데이터 버스로부터의 다수의 2진 데이터 중에서 같은 논리값을 갖는 데이터의 개수를 계수하는 병렬 데이터 카운터와, 상기 병렬 데이터 카운터 출력 신호 중 상위 유효 자리 비트들을 디코드하여 복수의 제어 신호를 출력하는 디코더 제어부와, 상기 데이터 버스로부터의 1 비트 데이터와 디코더 제어부로부터의 복수의 제어 신호에 따라서 데이터를 출력하는 데이터 출력 버퍼를 포함하여 구성됨을 특징으로 한다.A multi-bit data output apparatus according to the present invention for achieving the above object is a parallel data counter for counting the number of data having the same logic value among a plurality of binary data from the data bus, and the parallel data counter output signal A decoder control unit for decoding the upper significant digit bits and outputting a plurality of control signals, and a data output buffer for outputting data according to one bit data from the data bus and a plurality of control signals from the decoder control unit. It features.
이하, 첨부된 도면을 참조하여 본 발명에 따른 멀티 비트 데이터 출력 장치를 설명하면 다음과 같다.Hereinafter, a multi-bit data output device according to the present invention will be described with reference to the accompanying drawings.
도 1은 본 발명에 따른 멀티 비트 데이터 출력 장치의 블록도이고, 도 2는 상기 도 1의 데이터 출력 버퍼의 일실시예를 나타낸 도면이고, 도 3은 상기 도 1의 데이터 출력 버퍼의 다른 실시예를 나타낸 도면이고, 도 4는 도 1의 디코더 제어부의 회로 구성의 실시예를 나타낸 도면이고, 도 5는 디코더 제어부의 진리표를 나타낸 도면이다.1 is a block diagram of a multi-bit data output apparatus according to the present invention, FIG. 2 is a diagram showing an embodiment of the data output buffer of FIG. 1, and FIG. 3 is another embodiment of the data output buffer of FIG. 4 is a diagram illustrating an embodiment of a circuit configuration of the decoder controller of FIG. 1, and FIG. 5 is a diagram illustrating a truth table of the decoder controller.
본 발명에 따른 멀티 비트 데이터 출력 장치는 도 1에 도시된 바와 같이, 데이터 버스(data bus)로부터의 N(N=2m)개의 비트로 이루어진 2진 데이터 중에서 같은 논리값을 가지는 데이터의 개수를 짧은 시간 동안 계수하여 2진수 값(c<0 :m>, m+1 비트)으로 출력하는 병렬 데이터 비트 카운터(11)와, 상기 병렬 데이터 비트 카운터(11)의 출력(c<0 : m>) 중에서 k개의 선택된 상위 유효자리 비트(MSB : Most Significant Bits)를 디코드(Decode)하여 y(=2k-1)개의 제어 신호(ctrl<1 : y>)를 출력하는 디코더 제어부(12)와, 상기 데이터 버스(data bus)로부터의 한 비트의 데이터와 상기 디코더 제어부(12)로부터의 제어 신호(ctrl<1 : y>)를 입력으로 받아서 데이터를 구동하여 출력시키는 데이터 출력 버퍼(13)로 구성된다.As shown in FIG. 1, the multi-bit data output apparatus according to the present invention shortens the number of data having the same logical value among binary data consisting of N (N = 2 m ) bits from a data bus. A parallel data bit counter 11 that counts for time and outputs a binary value (c <0: m>, m + 1 bits), and an output (c <0: m>) of the parallel data bit counter 11 A decoder controller 12 which decodes k selected most significant bits (MSB) and outputs y (= 2 k −1) control signals (ctrl <1: y>), And a data output buffer 13 which receives one bit of data from the data bus and a control signal (ctrl <1: y>) from the decoder controller 12 as input and drives and outputs data. do.
여기서, 상기 병렬 데이터 비트 카운터(11)는 대한민국등록특허공보(등록번호 :10-0203907)에 상세히 기록되어 있다.Here, the parallel data bit counter 11 is recorded in detail in the Republic of Korea Patent Publication (Registration No .: 10-0203907).
그리고, 상기 디코더 제어부(12)의 구성을 상위 유효 자리 비트(MSB)즉, k가 2인 경우의 예를 들어 살펴보면 다음과 같다.In addition, the configuration of the decoder control unit 12 will be described as an example in the case of the upper significant digit bit MSB, that is, k is 2.
상기 디코더 제어부(12)는 도 4에 도시된 바와 같이, 상기 병렬 데이터 비트 카운터(11)로부터의 출력(c<0 : m>) 중 상위 2개의 비트인 c<m> 및 C<m-1>을 각각 반전하는 제 1 인버터(INV1) 및 제 2 인버터(INV2)와, 상기 c<m>과 c<m-1>을 논리합하고 반전하여 제 1 제어 신호(ctrl<1>)를 출력하는 제 1 낸드 게이트(NAND1)와, 상기 c<m>을 반전하여 제 2 제어 신호(ctrl<2>)를 출력하는 제 3 인버터(INV3)와, 상기 제 1 인버터(INV1)의 출력(c<>)과 상기 제 2 인버터(INV2)의 출력c<>)을 논리합하고 반전하는 제 2 낸드 게이트(NAND2)와, 상기 제 2 낸드 게이트(NAND2)의 출력 신호를 반전하여 제 3 제어 신호(ctrl<3>)를 출력하는 제 4 인버터(INV4)로 구성된다.As shown in FIG. 4, the decoder control unit 12 includes c <m> and C <m-1, which are the upper two bits of the outputs c <0: m> from the parallel data bit counter 11. And OR of the first inverter INV1 and the second inverter INV2 for inverting > and the c < m > and c < m < -1 > to output the first control signal ctrl <1>. The first NAND gate NAND1, the third inverter INV3 which inverts the c <m> to output the second control signal ctrl <2>, and the output c <of the first inverter INV1. > And output c <of the second inverter INV2 To the second NAND gate NAND2 that ORs and inverts the " It is composed.
상기와 같이 구성되는 디코더 제어부(12)의 동작은 다음 표 1과 같다.The operation of the decoder controller 12 configured as described above is shown in Table 1 below.
그리고, 상기 데이터 출력 버퍼(13)는 도 2에 도시된 바와 같이, 상기 데이터 버스(data bus)로부터의 데이터바 신호()에 따라서 전원전압(VCC)을 데이터 출력(Data out)으로 출력하는 제 1 풀업 드라이버(20)와, 상기 디코더 제어부(12)로부터의 멀티 제어 신호(ctrl< 1: y>)에 각각 대응되며 각 대응되는 상기 멀티 제어 신호(ctrl<1 :y>)의 제어에 의해 전원전압(VCC)을 선택적으로 출력하는 제 1 스위치들(S1 내지 Sy)과, 상기 데이터바 신호()에 따라서 상기 제 1 스위치들(S1내지 Sy)을 통해 출력되는 전원전압(VCC)을 데이터 출력(Data out)으로 출력하는 제 2 내지 제 y 풀업 드라이버들(21 내지 2y)과, 상기 데이터바 신호()에 따라서 접지전압(GND)을 데이터 출력(Data out)으로 출력하는 제 1 풀다운 드라이버(31)와, 상기 멀티 제어 신호(ctrl< 1: y>)에 각각 대응되며 각 대응되는 상기 멀티 제어 신호(ctrl<1 :y>)의 제어에 의해 접지전압(GND)을 선택적으로 출력하는 제 2 스위치들(S11 내지 S1y)과, 상기 데이터바 신호()에 따라서 상기 제 2 스위치들(S11 내지 S1y)을 통해 출력되는 접지전압(GND)을 데이터 출력(Data out)으로 출력하는 제 2 내지 제 y 풀다운 드라이버들(31 내지 3y)로 구성된다.As illustrated in FIG. 2, the data output buffer 13 includes a data bar signal from the data bus. Corresponding to the first pull-up driver 20 for outputting the power supply voltage VCC to the data output Data out and the multi-control signal ctrl <1: y> from the decoder controller 12, respectively. First switches S1 to Sy for selectively outputting a power supply voltage VCC under the control of the corresponding multi-control signals ctrl <1: y>, and the data bar signal ( And second to y-th pull-up drivers 21 to 2y for outputting a power supply voltage VCC output through the first switches S1 to Sy to a data output, and the data bar. signal( The first pull-down driver 31 for outputting the ground voltage GND to the data output Data out and the multi control signal corresponding to the multi control signal ctrl <1: y>, respectively. Second switches S11 to S1y for selectively outputting the ground voltage GND under the control of (ctrl <1: y>), and the data bar signal ( ) Is composed of second to y th pull-down drivers 31 to 3y for outputting the ground voltage GND output through the second switches S11 to S1y to the data output Data out.
여기서, 상기 제 1 스위치들(S1 내지 Sy)은 예를 들어, 대응되는 멀티 제어 신호(ctrl<1 :y>)가 제 1 논리값을 가질 경우 오픈(Open)되고 상기 제 2 스위치들(S11 내지 S1y)은 이와 반대로 멀티 제어 신호(ctrl<1 : y>)가 제 1 논리값을 가질 경우 클로즈(Close)되도록 동작한다.For example, the first switches S1 to Sy may be opened when the corresponding multi control signal ctrl <1: y> has a first logic value and the second switches S11. To S1y, on the contrary, operates to close when the multi control signal ctrl <1: y> has a first logic value.
그리고, 상기 제 1 내지 제 y 풀업 드라이버(20 내지 2y)는 예를 들어, 상기 데이터바 신호()가 제 2 논리값을 가질 경우에 구동되고 이와 반대로, 상기 제 1 내지 제 y 풀다운 드라이버(30 내지 3y)는 상기 데이터바 신호()가 제 1 논리값을 가질 경우에 구동되어 진다.In addition, the first to y th pull-up drivers 20 to 2y may be, for example, the data bar signal ( ) Is driven when the second logic value has a second logic value, and vice versa, the first to y th pull-down drivers 30 to 3y correspond to the data bar signal ( ) Is driven when it has the first logic value.
즉, N개의 비트(bit)로 이루어진 데이터(data) 중 n1개가 제 1 논리값을 갖는다면, n2(n2=N-n1)개의 데이터 비트는 제 2 논리값을 갖게 된다.That is, if n 1 of the data consisting of N bits has a first logical value, n 2 (n 2 = Nn 1 ) data bits have a second logical value.
따라서, n2의 변화량 Δn2는 n1의 변화량 Δn1에 대해서 다음 수학식 1과 같은 관계를 갖는다.Thus, the amount of change Δn of 2 n 2 has a relationship from the following equation (1) the amount of change Δn 1 of the n 1.
=-Δn1(∵ΔN≡0)= -Δn 1 (∵ΔN≡0)
그러므로, 제 1 논리값의 일정한 증가량 x에 대하여 상기 풀업 드라이버들(20 내지 2y)의 전류 구동 능력을 a(x)만큼 감소된다면 풀다운 드라이버들(30 내지 3y)의 구동능력은 a(x)만큼 증가되게 된다.Therefore, if the current driving capability of the pull-up drivers 20 to 2y is reduced by a (x) for a constant increase amount x of the first logic value, the driving capability of the pull-down drivers 30 to 3y is as much as a (x). Will be increased.
그리고, 상기 데이터 출력 버퍼(13)의 다른 실시예는 풀업 드라이버들만이 멀티 제어 신호(ctrl<1 : y>)의 제어를 받도록 구성되는 것으로, 도 3에 도시된 바와 같이 데이터바 신호()에 따라서 접지전압(GND)을 데이터 출력(Data out)으로 출력하는 풀다운 드라이버(41)와, 상기 데이터바 신호()에 따라서 구동되며 전원전압(VCC)을 데이터 출력(Data out)으로 출력하는 제 1 풀업 드라이버(50)와, 상기 멀티 제어 신호(ctrl<1 :y>)에 각각 대응되며 각 대응되는 멀티 제어 신호(ctrl<1 :y>)의 제어에 의하여 선택적으로 오픈(Open)되어 한쪽 전극에 인가되는 전원전압(VCC)을 선택적으로 출력하는 스위치들(S21 내지 S2y)과, 상기 데이터바 신호()에 따라서 구동되며 상기 스위치들(S21 내지 S2y)을 통한 전원전압(VCC)을 데이터 출력 (Data out)으로 출력하는 제 2 내지 제 y 풀업 드라이버(51 내지 5y)로 구성되며 상기 일실시에예 따른 데이터 출력 버퍼(13)와 동일한 원리로 동작한다.In addition, another embodiment of the data output buffer 13 is configured such that only the pull-up drivers are controlled by the multi control signal ctrl <1: y>, as shown in FIG. 3. A pull-down driver 41 for outputting the ground voltage GND to the data output Data out and the data bar signal And a first pull-up driver 50 for outputting a power supply voltage VCC to a data output and a multi-control signal corresponding to the multi-control signal ctrl <1: y>, respectively. Switches S21 to S2y selectively open by the control of the signal ctrl <1: y> and selectively output the power voltage VCC applied to one electrode, and the data bar signal ( And second to y-th pull-up drivers 51 to 5y that are driven in accordance with the above and output a power supply voltage VCC through the switches S21 to S2y to a data output. It operates on the same principle as the data output buffer 13 according.
상기와 같은 본 발명의 멀티 비트 데이터 출력 장치는 다수의 데이터가 같은 전위로 구동되는 경우에 동시에 같은 전위로 구동되는 데이터 비트의 수에 따라 구동 전류를 감소시킴으로서 오버슈트(Overshoot)를 방지하고 데이터가 진동 또는 전원전압 강하로 인해 출력시간이 지연되는 것을 방지할 수 있는 효과가 있다.The multi-bit data output device of the present invention as described above reduces the driving current according to the number of data bits driven at the same potential when a plurality of data is driven at the same potential, thereby preventing overshoot and preventing the data from being overshooted. There is an effect that can prevent the output time delay due to vibration or power supply voltage drop.
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| KR100736103B1 (en) * | 2006-06-27 | 2007-07-06 | 삼성전자주식회사 | Nonvolatile memory, apparatus and method for deciding data validity for the same |
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2001
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