KR940003399Y1 - Address buffer - Google Patents

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이철희
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금성일렉트론 주식회사
문정환
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits

Abstract

내용 없음.No content.

Description

어드레스 버퍼Address buffer

제1도는 종래의 어드레스 버퍼 회로도.1 is a conventional address buffer circuit diagram.

제2도는 본 고안의 어드레스 버퍼 회로도.2 is an address buffer circuit diagram of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 입력부 2 : 버퍼부1 input unit 2 buffer unit

3 : 래치드라이브 CL: 부하콘덴서3: Latch Drive C L : Load Capacitor

I1-I3 : 인버터 N1-N3 : 낸드게이트I1-I3: Inverter N1-N3: NAND Gate

NM1-NM5 : 엔모스 트랜지스터NM1-NM5: NMOS transistor

본 고안은 어드레스 버퍼에 관한 것으로, 특히 시스템 메모리에서 부하 콘덴서를 구동하는 하강시간을 단축하여 고속 동작시키는 어드레스 버퍼에 관한 것이다.The present invention relates to an address buffer, and more particularly, to an address buffer that operates at high speed by shortening a fall time for driving a load capacitor in a system memory.

종래의 어드레스 버퍼는 제1도에 도시한 바와 같이, 어드레스 인에이블신호(EN1)에 의해 어드레스(Ai)가 입력되어 출력신호가 출력되는 입력부(1)와, 그 입력부(1)의 출력신호를 반전시킨 신호(Ai)와 그 출력신호를 어드레스홀드신호(EN2)에 의해 버퍼링하는 버퍼부(2)로 구성된 것으로, 이 종래 회로의 동작 과정을 설명하면 다음과 같다.In the conventional address buffer, as shown in FIG. 1, the address Ai is inputted by the address enable signal EN1 to output the signal. Input unit 1, a signal Ai inverted output signal of the input unit 1 and its output signal Is composed of a buffer unit 2 for buffering by the address hold signal EN2. The operation process of this conventional circuit will be described as follows.

어드레스(Ai)가 낸드게이트(N1)의 한쪽단에 인가되고 어드레스 인에이블신호(IN1)가 다른쪽단에 인가되어 출력신호가 인버퍼(I1)(I2)를 통해 출력되며, 상기 입력부(1)의 출력신호는 어드레스홀드신호(EN2)와 버퍼부(2)의 낸드게이트(N2)에 낸드게이트(N2)에서 조합되어 출력신호(XAi)가 생성되고, 또한 입력부(1)의 출력신호는 인버터(I3)에서 반전된 후 어드레스홀드신호(EN2)와 버퍼부(2)의 낸드게이트(N3)에서 조합되어 출력신호가 생성된다.The address Ai is applied to one end of the NAND gate N1 and the address enable signal IN1 is applied to the other end to output the signal. Is output through the in-buffer (I1) (I2), the output signal of the input unit (1) Is combined with the address hold signal EN2 and the NAND gate N2 of the buffer unit 2 at the NAND gate N2 to generate an output signal XAi, and also output signal of the input unit 1 Is inverted in the inverter I3 and then combined in the address hold signal EN2 and the NAND gate N3 of the buffer unit 2 to output the signal. Is generated.

따라서, 종래의 어드레스 버퍼는 부하콘덴서(CL)을 구동할 때 엔드게이트(N2)(N3)의 각각 직렬 연결된 2개의 엔모스 트랜지스터를 통해 방전되는 형태이므로 구동속도가 느린 문제점이 있었다.Therefore, the conventional address buffer has a problem in that the driving speed is slow when the load capacitor C L is discharged through two NMOS transistors connected in series with each of the end gates N2 and N3.

본 고안은 이러한 문제점을 감안하여 종래 어드레스 버퍼의 출력단에 엔모스 트랜지스터로 구성한 래치 드라이브를 부가하여 부하콘덴서(CL)를 구동하는 하강시간을 단축하여 고속 동작시키는 어드레스 버퍼를 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In view of the above problems, the present invention provides a address buffer for high-speed operation by shortening the fall time for driving the load capacitor C L by adding a latch drive composed of NMOS transistors to the output terminal of the conventional address buffer. Referring to the drawings in detail as follows.

제2도는 본 고안의 어드레스 버퍼 회로도로서, 이에 도시한 바와 같이 어드레스 인에이블신호(EN1)에 의해 어드레스(Ai)가 입력되어 출력신호가 출력하는 입력부(1)와, 그 입력부(1)의 출력신호를 반전시킨 신호(Ai)와 그 출력신호를 어드레스홀드신호(EN2)에 의해 버퍼링하는 버퍼부(2)와, 그 버퍼부(2)의 출력신호(XAi)를 고속으로 드라이브하는 래치드라이브(3)로 구성한 것으로, 상기 래치드라이브(3)는 버퍼부(2)의 낸드게이트(N2)의 출력신호(XAi)를 인가한 엔모스 트랜지스터(NM2)(NM3)의 게이트와 엔모스 트랜지스터(NM1)(NM4)의 드레인을 공통 접속하고 버퍼부(2)의 낸드게이트(N3)의 출력신호를 인가한 엔모스 트랜지스터(NM1)(NM4)의 게이트와 엔모스 트랜지스터(NM2)(NM3)의 드레인을 공통 접속함과 아울러, 어드레스홀드신호(EN2)가 인가된 엔모스 트랜지스터(NM5)의 드레인과 상기시 엔모스 트랜지스터(NM1-NM4)의 소스를 공통 접속하고, 상기 엔모스 트랜지스터(NM5)의 소스는 접지하여 구성한다.2 is an address buffer circuit diagram of the present invention, and as shown therein, the address Ai is inputted by the address enable signal EN1 to output an output signal. 1 outputs a signal, a signal Ai in which the output signal of the input unit 1 is inverted and its output signal Buffer 2 for buffering the signal by the address hold signal EN2, and the output signal XAi of the buffer unit 2; And a latch drive (3) for driving a high speed drive. The latch drive (3) is an NMOS transistor (NM2) (NM3) to which an output signal (XAi) of the NAND gate (N2) of the buffer unit (2) is applied. The gate of and the drain of the NMOS transistors NM1 and NM4 are commonly connected, and the output signal of the NAND gate N3 of the buffer unit 2 is The gates of the NMOS transistors NM1 and NM4 and the drains of the NMOS transistors NM2 and NM3 are commonly connected, and the drain of the NMOS transistor NM5 to which the address hold signal EN2 is applied. And the source of the NMOS transistors NM1-NM4 are connected in common, and the source of the NMOS transistor NM5 is grounded.

이와 같이 구성한 본 고안 어드레스 버퍼의 작용 및 효과를 상세히 설명하면 다음과 같다.Referring to the operation and effect of the present invention address buffer configured as described in detail as follows.

제2도에 도시한 바와 같이, 낸드게이트(N1)의 한쪽단에 어드레스(Ai)를 인가하고, 어드레스 인에이블신호(EN1)을 다른쪽단에 인가하여 출력한 신호는 인버터(I1)(I2)에서 버퍼링되어 출력하고, 상기 출력부(1)의 출력신호는 어드레스홀드신호(EN2)와 버퍼부(2)의 낸드게이트(N2)에서 조합되어 출력신호(XAi)를 생성하고, 상기 입력부(1)의 출력신호를 인버터(I3)에서 반전시킨 후 어드레스홀드신호(EN2)와 버퍼부(2)의 낸드게이트(N3)에서 조합되어 출력신호를 생성한다.As shown in FIG. 2, the signal output by applying the address Ai to one end of the NAND gate N1 and applying the address enable signal EN1 to the other end is outputted to the inverters I1 and I2. Buffered output from the output signal, the output signal of the output unit (1) Is combined from the address hold signal EN2 and the NAND gate N2 of the buffer unit 2 to generate an output signal XAi, and the inverted output signal of the input unit 1 is inverted by the inverter I3. The output signal combined with the signal EN2 and the NAND gate N3 of the buffer unit 2 Create

이때, 어드레스 인에이블신호(EN2)가 인가된 엔모스 트랜지스터(NM5)가 턴온됨과 동시에, 버퍼부(2)의 출력신호(XAi)가 고레벨이고 출력신호가 저레벨이면, 게이트에 고레벨이 인가된 엔모스 트랜지스터(NM2)(NM3)가 턴온 되고, 상기 엔모스 트랜지스터(NM4)의 턴온에 의해 게이트에 저레벨이 인가된 엔모스 트랜지스터(NM1)(NM4)가 턴오프하며, 상기 엔모스 트랜지스터(NM3)(NM5)를 통해 상기 버퍼부(2)의 출력신호가 방전되고, 버퍼부(2)의 출력신호(XAi)가 저레벨이고 출력신호가 고레벨이면, 게이트에 고레벨이 인가된 엔모스 트랜지스터(NM1)(NM4)가 턴온하고, 상기 엔모스 트랜지스터(NM4)의 턴온에 의해 게이트에 저레벨이 인가된 엔모스 트랜지스터(NM2)(NM3)는 턴오프하며, 상기 엔모스 트랜지스터(NM1)(NM5)를 통해 버퍼부(2)의 출력신호(XAi)를 방전한다.At this time, the NMOS transistor NM5 to which the address enable signal EN2 is applied is turned on, and the output signal XAi of the buffer unit 2 is high level and the output signal is high. When the low level is, the NMOS transistor NM2 (NM3) to which the high level is applied to the gate is turned on, and the NMOS transistor NM1 (NM4) to which the low level is applied to the gate is turned on by the turn-on of the NMOS transistor NM4. Turn off, the output signal of the buffer unit 2 through the NMOS transistor (NM3) (NM5) Is discharged, the output signal XAi of the buffer unit 2 is at a low level, and the output signal is When the high level is, the NMOS transistors NM1 and NM4 to which the high level is applied are turned on, and the NMOS transistors NM2 and NM3 to which the low level is applied to the gate are turned on by turning on the NMOS transistor NM4. It turns off and discharges the output signal XAi of the buffer unit 2 through the NMOS transistors NM1 and NM5.

따라서, 래치 드라이브(3)는 어드레스홀드신호(EN2)와 버퍼부(2)의 출력신호(XAi)가 인가되면 동작하여, 버퍼부(2)의 출력신호(XAi)중 저레벨인 신호를 엔모스 트랜지스터(NM5)를 통해 방전하므로, 부하콘덴서(CL)를 구동함에 있어서 하강시간을 단축하여 고속 동작을 실현하고, 메모리 제품 설계시 사용 억세스 시간을 단축할 수 있는 효과가 있다.Accordingly, the latch drive 3 has the address hold signal EN2 and the output signal XAi of the buffer unit 2. Is applied, the output signal XAi of the buffer unit 2 Since the low and mid-level signals are discharged through the NMOS transistor NM5, the driving time of the load capacitor C L can be shortened to realize high-speed operation, and the use time can be shortened when designing a memory product. There is.

Claims (2)

어드레스 인에이블신호(EN1)에 의해 어드레스(Ai)를 입력받아 출력신호를 출력하는 입력부(1)와, 그 입력부(1)의 출력신호를 반전시킨 신호(Ai)를 어드레스홀드신호(EN2)와 각기 낸딩하여 버퍼링하는 버퍼부(2)와, 그 버퍼부(2)의 출력신호와 어드레스홀드신호(EN2)를 인가받아 드라이브하는 래치드라이브(3)로 구성한 것을 특징으로 하는 어드레스 버퍼.Output signal by receiving address Ai by address enable signal EN1 An input unit 1 for outputting a signal and an output signal of the input unit 1 A buffer drive 2 which buffers the signal Ai inverted by the address hold signal EN2 and a buffer, and a latch drive that receives and drives the output signal and the address hold signal EN2 of the buffer unit 2. (3) an address buffer. 제1항에 있어서, 래치 드라이브(3)는 버퍼부(2)의 출력신호(XAi)가 인가된 엔모스 트랜지스터(NM2)(NM3)의 게이트와 엔모스 트랜지스터(NM1)(NM4)의 드레인을 공통 접속하고, 버퍼부(2)의 출력신호가 인가된 엔모스 트랜지스터(NM1)(NM4)의 게이트와 엔모스 트랜지스터(NM2)(NM3)의 드레인을 공통 접속하며, 어드레스 인에이블신호(EN2)가 인가된 엔모스 트랜지스터(NM5)의 드레인과 상기 엔모스 트랜지스터(NM1-NM4)의 소스를 공통 접속하고, 상기 엔모스 트랜지스터(NM5)의 소스를 접지하여 구성한 것을 특징으로 하는 어드레스 버퍼.2. The latch drive 3 according to claim 1, wherein the latch drive 3 supplies the gates of the NMOS transistors NM2 and NM3 to which the output signal XAi of the buffer unit 2 is applied and the drains of the NMOS transistors NM1 and NM4. Common connection, output signal of buffer section 2 A gate of the NMOS transistors NM1 and NM4 to which the NMOS transistors NM1 and NM3 are applied and a drain of the NMOS transistors NM2 and NM3 are commonly connected, and a drain of the NMOS transistor NM5 to which the address enable signal EN2 is applied. An address buffer, characterized in that the source of the NMOS transistors (NM1-NM4) is connected in common, and the source of the NMOS transistor (NM5) is grounded.
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