KR20020072722A - Method for inspecting semiconductor circuit pattern - Google Patents
Method for inspecting semiconductor circuit pattern Download PDFInfo
- Publication number
- KR20020072722A KR20020072722A KR1020010012711A KR20010012711A KR20020072722A KR 20020072722 A KR20020072722 A KR 20020072722A KR 1020010012711 A KR1020010012711 A KR 1020010012711A KR 20010012711 A KR20010012711 A KR 20010012711A KR 20020072722 A KR20020072722 A KR 20020072722A
- Authority
- KR
- South Korea
- Prior art keywords
- pattern
- etchant
- substrate
- wet
- ultrapure water
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 51
- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000005530 etching Methods 0.000 claims abstract description 62
- 239000000758 substrate Substances 0.000 claims abstract description 62
- -1 polyethylene Polymers 0.000 claims abstract description 8
- DHKHKXVYLBGOIT-UHFFFAOYSA-N acetaldehyde Diethyl Acetal Natural products CCOC(C)OCC DHKHKXVYLBGOIT-UHFFFAOYSA-N 0.000 claims abstract description 6
- 125000002777 acetyl group Chemical class [H]C([H])([H])C(*)=O 0.000 claims abstract description 6
- 239000004743 Polypropylene Substances 0.000 claims abstract description 4
- 239000004809 Teflon Substances 0.000 claims abstract description 4
- 229920006362 Teflon® Polymers 0.000 claims abstract description 4
- 229920000642 polymer Polymers 0.000 claims abstract description 4
- 229920001155 polypropylene Polymers 0.000 claims abstract description 4
- 239000004698 Polyethylene Substances 0.000 claims abstract description 3
- 229920000573 polyethylene Polymers 0.000 claims abstract description 3
- 239000007788 liquid Substances 0.000 claims description 29
- 239000000243 solution Substances 0.000 claims description 26
- 238000001039 wet etching Methods 0.000 claims description 22
- 229910021642 ultra pure water Inorganic materials 0.000 claims description 21
- 239000012498 ultrapure water Substances 0.000 claims description 21
- 238000002347 injection Methods 0.000 claims description 11
- 239000007924 injection Substances 0.000 claims description 11
- 238000004458 analytical method Methods 0.000 abstract description 15
- 239000000463 material Substances 0.000 abstract description 14
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 36
- 235000012431 wafers Nutrition 0.000 description 34
- 239000010410 layer Substances 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 12
- 229910017604 nitric acid Inorganic materials 0.000 description 12
- 238000007689 inspection Methods 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 229910052681 coesite Inorganic materials 0.000 description 7
- 229910052906 cristobalite Inorganic materials 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- 235000012239 silicon dioxide Nutrition 0.000 description 7
- 229910052682 stishovite Inorganic materials 0.000 description 7
- 229910052905 tridymite Inorganic materials 0.000 description 7
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000005520 cutting process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 235000011007 phosphoric acid Nutrition 0.000 description 3
- 229910001868 water Inorganic materials 0.000 description 3
- 229910052582 BN Inorganic materials 0.000 description 2
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 239000008367 deionised water Substances 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000007865 diluting Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000013077 target material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y35/00—Methods or apparatus for measurement or analysis of nanostructures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Nanotechnology (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Analytical Chemistry (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
Description
본 발명은 반도체 기판에 형성된 패턴을 검사하는 방법에 관한 것으로서, 구체적으로는 웨이퍼상에 형성된 라인/스페이스 (Line/Space) 및 컨택트 홀 패턴을 나노 또는 마이크로 미터 사이즈의 에칭액 투입관을 이용하여 습식 에칭액을 주입하여 부분 식각함으로서 패턴 형상을 용이하게 분석할 수 있는 반도체 회로 패턴 검사 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for inspecting a pattern formed on a semiconductor substrate, and specifically, a wet etching solution using a line or space and a contact hole pattern formed on a wafer using an etching solution inlet tube of nano or micrometer size. The present invention relates to a semiconductor circuit pattern inspection method capable of easily analyzing a pattern shape by injecting and partially etching.
반도체 기판에 형성된 패턴을 검사하는 방법으로는 아웃-라인 SEM (Out-Line SEM; Scanning Electron Microscope) 을 이용한 패턴 분석 방법과 인-라인 FIB (In-Line FIB; Focused Ion Beam) 를 이용한 패턴 분석 방법이 있다.As a method of inspecting a pattern formed on a semiconductor substrate, a pattern analysis method using an out-line SEM (Scanning Electron Microscope) and a pattern analysis method using an in-line FIB (focused ion beam) There is this.
아웃-라인 SEM 을 이용한 패턴 검사 방법은 극 미세 패턴을 이용하는 반도체 소자 제조공정에 있어서 형성된 패턴을 확인하기 위해서는 웨이퍼의 단면을 컷팅한 후 패턴 형성 단면을 SEM 장비로 촬영한 후 분석하는 방법이다. 그러나 이러한 방법은 웨이퍼 컷팅에 따른 코스트 손실 문제뿐만 아니라, 웨이퍼를 청정실 (Clean Room) 밖으로 가지고 나와서 시편을 준비하고 분석하는데 보통 하루 이상의 시간이 소요되는 문제점이 있다. 도 1 은 생성된 패턴을 아웃-라인 SEM 을 이용하여 촬영한 패턴 (5) 형상을 도시한다.The pattern inspection method using an out-line SEM is a method of cutting a cross section of a wafer, and then photographing a pattern formation cross section by SEM equipment in order to confirm a pattern formed in a semiconductor device manufacturing process using an extremely fine pattern. However, this method has a problem that it takes more than one day to prepare and analyze the specimen by bringing the wafer out of the clean room as well as the cost loss caused by the wafer cutting. FIG. 1 shows the shape of the pattern 5 in which the generated pattern was photographed using an out-line SEM.
상기와 같은 문제점을 해결하기 위해서 기존에는 청정실 (Clean Room) 내에 FIB 장비를 설치하여 웨이퍼 손실을 방지하면서 패턴을 분석 할 수 있는 인-라인 FIB 방법을 이용했다. 그러나, FIB 장비는 Ga 또는 As 등 비중이 큰 원소를 이온화하여 가속시키는 원리를 사용하며, 이를 이용하여 웨이퍼 표면을 물리적으로 절단한 후 그 패턴의 단면을 분석하는 방식으로 이용된다. 그러나 이 방법은 상기의 설명대로 금속 원소인 Ga 또는 As을 사용하여 웨이퍼를 가공하기 때문에 웨이퍼를 금속성 (Metallic) 으로 오염시키고, 소자 특성을 바꾸는 등의 문제점을 유발한다. 결국 이 방법도 역시 웨이퍼를 후속 공정에서 사용할 수 없으므로 웨이퍼를 컷팅하는 상기의 방법과 동일하게 웨이퍼 손실이 발생되었다.In order to solve the above problems, the in-line FIB method was used to analyze the pattern while preventing the loss of the wafer by installing the FIB equipment in a clean room. However, the FIB device uses a principle of ionizing and accelerating a large specific gravity element such as Ga or As, and physically cutting the wafer surface using the same, and analyzing the cross section of the pattern. However, this method causes problems such as contaminating the wafer with metallic and changing device characteristics since the wafer is processed using the metal element Ga or As as described above. As a result, this method also cannot use the wafer in subsequent processes, resulting in wafer loss in the same way as the above method of cutting the wafer.
본 발명은 상기의 문제점을 해결하기 위한 것으로써, 청정실 내에서 반도체 기판에 형성된 패턴의 국소부분만을 습식 에칭할 수 있는 반도체 회로 패턴 검사 방법을 제공함을 목적으로 한다.An object of the present invention is to provide a semiconductor circuit pattern inspection method capable of wet etching only a local portion of a pattern formed on a semiconductor substrate in a clean room.
도 1은 생성된 패턴을 아웃-라인 SEM 을 이용하여 촬영한 패턴 형상을 보여주는 도면이다.FIG. 1 is a diagram illustrating a pattern shape in which the generated pattern is photographed using an out-line SEM.
도 2는 본 발명에 의해 패턴 분석의 개념을 설명하는 도면이다.It is a figure explaining the concept of pattern analysis by this invention.
도 3은 본 발명에서 사용하는 에칭액 투입관의 횡단면도이다.3 is a cross-sectional view of the etching liquid inlet tube used in the present invention.
도 4는 국부 습식하고자 하는 웨이퍼의 이동을 설명하기 위한 주변 시스템 구성도이다.4 is a schematic diagram of a peripheral system for explaining movement of a wafer to be locally wetted.
도 5는 본 발명의 실시에 사용되는 반도체 회로 국부 습식 에칭기의 시스템 구성도이다.5 is a system configuration diagram of a semiconductor circuit local wet etching machine used in the practice of the present invention.
도 6은 본 발명의 패턴 검사 방법의 절차를 도시한 절차 흐름도이다.6 is a procedure flowchart showing the procedure of the pattern inspection method of the present invention.
도 7은 반도체 기판 상에 콘택트 홀이 형성된 반도체 기판의 부분 절단면도이다.7 is a partial cross-sectional view of a semiconductor substrate with contact holes formed on the semiconductor substrate.
도 8은 반도체 기판 또는 유전기판 상에 복수 개의 층 적층된 기판의 부분 절단면도이다.8 is a partial cross-sectional view of a substrate in which a plurality of layers are stacked on a semiconductor substrate or a dielectric substrate.
본 발명의 상기 목적은 반도체 기판 또는 유전 필름 기판 상에 형성된 패턴을 검사하는 방법으로서, 나노 내지 마이크로 미터 사이즈의 직경을 갖는 속이 빈 에칭액 투입관을 상기 패턴의 일부분의 상부에 위치시키는 단계 및 에칭액 투입관을 이용하여 해당 패턴에 습식 에칭액을 노출시켜 상기 패턴을 부분 습식 에칭시키는 단계를 구비하며, 여기에 사용되는 에칭액 투입관이 테플론(Teflon), 폴리에틸렌 (Polyethelene), 폴리프로필렌 (Polypropylene) 및 아세탈(Acetal)의 고분자(polymer) 중에서 선택된 적어도 하나로 형성하는 것을 특징으로 하는 반도체 회로 패턴 검사 방법.에 의하여 달성 가능하다.The above object of the present invention is a method for inspecting a pattern formed on a semiconductor substrate or a dielectric film substrate, comprising: placing a hollow etching solution inlet tube having a diameter of nano to micrometer size on top of a portion of the pattern and etching solution input Exposing the wet etchant to the pattern using a tube to partially wet etch the pattern, wherein the etchant inlet tube used herein comprises Teflon, Polythethelene, Polypropylene and Acetal ( It can be achieved by a semiconductor circuit pattern inspection method, characterized in that it is formed by at least one selected from a polymer of acetal).
본 발명의 상기 목적은 나노 내지 마이크로 미터 사이즈의 직경을 갖는 속이 빈 에칭액 투입관을 구비하는 회로 국부 습식 에칭기를 이용하여 반도체 기판 또는유전 필름 기판 상에 형성된 패턴을 검사하는 방법으로서, 기판을 로딩하는 로딩 단계와 기판 내 검사할 패턴 위치를 지정하고, 지정된 패턴 위치로 에칭액 투입관을 이동시키는 이동 단계와 습식 에칭액이 에칭액 투입관 외부로 노출되지 않은 상태를 유지하면서, 에칭액 투입관을 상기 검사할 패턴에 접촉시키는 패턴 접촉 단계와 습식 에칭액을 검사할 패턴에 주입하는 에칭액 주입 단계와 검사할 위치에 초순수를 주입하는 초순수 주입 단계와 습식 에칭액과 희석된 상기 초순수를 제거하는 초순수 제거 단계 및 기판을 언로딩하는 기판 제거 단계를 구비하고, 에칭된 패턴 형상을 검사하는 것을 특징으로 하는 반도체 회로 패턴 검사 방법에 의해서도 달성 가능하다.SUMMARY OF THE INVENTION The above object of the present invention is a method for inspecting a pattern formed on a semiconductor substrate or a dielectric film substrate using a circuit local wet etcher having a hollow etchant inlet tube having a diameter of nano to micrometers in size. A pattern to be inspected for the etching liquid inlet tube while specifying a loading step and a pattern position to be inspected in the substrate, and moving the etching liquid inlet tube to the designated pattern position and keeping the wet etching liquid unexposed to the outside of the etching liquid inlet tube. A pattern contact step of contacting the substrate, an etching solution injection step of injecting the wet etchant into the pattern to be inspected, an ultrapure water injection step of injecting ultrapure water into a location to be inspected, an ultrapure water removal step of removing the ultrapure water diluted with the wet etchant, and an unloading of the substrate And a substrate removing step of inspecting the etched pattern shape. A semiconductor circuit pattern inspection method can be achieved.
또한, 본 발명의 상기 목적은 나노 내지 마이크로 미터 사이즈의 직경을 갖는 속이 빈 에칭액 투입관을 구비하는 회로 국부 습식 에칭기를 이용하여 반도체 기판 또는 유전 필름 기판 상에 형성된 패턴을 검사하는 방법으로서, 기판을 로딩하는 로딩 단계와 기판 내 검사할 패턴 위치를 지정하고 상기 지정된 패턴 위치로 에칭액 투입관을 이동시키는 이동 단계와 습식 에칭액을 에칭액 투입관 외부로 모세관 현상을 이용하여 볼록한 형상으로 일부 노출시키는 에칭액 노출 단계와 노출된 습식 에칭액을 상기 패턴에 접촉시키는 에칭액 주입 단계와 검사할 위치에 초순수를 주입하는 초순수 주입 단계와 습식 에칭액과 희석된 초순수를 제거하는 초순수 제거 단계 및 기판을 언로딩하는 기판 제거 단계를 구비하고, 에칭된 패턴 형상을 검사하는 것을 특징으로 하는 반도체 회로 패턴 검사 방법에 의해서도 달성 가능하다.In addition, the above object of the present invention is a method for inspecting a pattern formed on a semiconductor substrate or a dielectric film substrate using a circuit local wet etching machine having a hollow etching solution inlet tube having a diameter of nano to micrometer size. A loading step of loading and specifying a pattern position to be inspected in the substrate, a moving step of moving the etchant input tube to the designated pattern position, and an etchant exposure step of partially exposing the wet etchant to a convex shape using a capillary phenomenon to the outside of the etchant input tube. And an etching solution injection step of bringing the exposed wet etching solution into contact with the pattern, an ultrapure water injection step of injecting ultrapure water into a position to be inspected, an ultrapure water removal step of removing the wet etchant and diluted ultrapure water, and a substrate removal step of unloading a substrate. And inspecting the etched pattern shape It can also attain by the semiconductor circuit pattern inspection method characterized by the above-mentioned.
이하 도면을 이용하여 본 발명을 상세히 설명하도록 한다. 도 2 는 본 발명에 의한 패턴을 부분 습식 에칭하는 방법을 설명하는 도면이다. (a) 는 일부 반도체 기판 (1) 상에 복수 개 스트립 형상의 산화막 (2) 이 형성되어 있음을 도시한다. 웨이퍼의 크기는 6 인치 내지 12 인치 등의 직경을 가지는 웨이퍼인 것이 바람직하다. (a) 는 반도체 기판 일부 영역에 복수 개 산화막이 넓은 간격으로 형성되어 있는 것을 도시하였지만, 실제 경우는 나노 미터 사이즈 또는 마이크로 미터 사이즈로 밀집하여 형성되어 있는 것으로 도 2 는 설명의 편의상 일부 영역을 확대 도시한 것에 불과하다. 이러한 산화막 패턴이 정상적으로 형성되어 있는지를 판단하기 위하여 본 발명에서 나노 또는 마이크로 미터 사이즈의 에칭액 투입관 (30) 을 이용하여 에칭액 (31) 을 패턴에 접촉 노출시킨다. 이러한 습식 에칭에 의하여 (b) 에 도시된 바와 같이 반도체 기판상의 분석하고자 하는 패턴의 일부분만을 에칭함으로써 전체 기판을 손상시키지 않고도 용이하게 패턴 분석을 할 수 있다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. 2 is a view for explaining a method of partially wet etching a pattern according to the present invention. (a) shows that a plurality of strip-shaped oxide films 2 are formed on part of the semiconductor substrate 1. The size of the wafer is preferably a wafer having a diameter such as 6 inches to 12 inches. Although (a) shows that a plurality of oxide films are formed in a part of a semiconductor substrate at a wide interval, in actual cases, they are formed in a densely packed nanometer size or micrometer size, and FIG. 2 is enlarged for convenience of description. It is only illustrated. In order to determine whether such an oxide film pattern is normally formed, in this invention, the etching liquid 31 is exposed to contact with the pattern using the etching liquid injecting pipe 30 of a nano or micrometer size. Such wet etching enables easy pattern analysis without damaging the entire substrate by etching only a portion of the pattern to be analyzed on the semiconductor substrate as shown in (b).
도 3 은 본 발명에서 사용하는 에칭액 투입관의 횡단면도를 도시한다. (a)는 에칭액 투입관의 끝 부분이 점점 좁아지는 형상을 보여주는 에칭액 투입관의 길이방향의 종단면도이고, (b)는 에칭액 투입관의 몸체 원통부의 횡단면이 도시되며, (c)는 에칭액이 투입되는 에칭액 투입관의 끝 부분 단면 형상을 도시하였다. (a) 및 (c)에 도시된 바와 같이 에칭액 투입관의 끝 부분은 10 nm 내지 1mm 의 직경을 구비한다.3 shows a cross-sectional view of an etching liquid inlet tube used in the present invention. (a) is a longitudinal cross-sectional view in the longitudinal direction of the etchant inlet tube showing the shape of the end portion of the etchant inlet tube gradually narrowing, (b) is a cross section of the body cylindrical portion of the etchant inlet tube, and (c) is the etchant The cross-sectional shape of the end part of the etching liquid injecting tube which was thrown in is shown. As shown in (a) and (c), the end portion of the etching solution inlet tube has a diameter of 10 nm to 1 mm.
본 발명에 따른 에칭액 투입관은 습식 에칭액에 식각되지 않아야 하며 기판상에 형성된 패턴에 자주 접촉되어도 에칭액 투입관이 무디어지지 않아야 하므로 다이아몬드, 큐빅 보론 나이트라이드(c-BN; Cubic Boron Nitride) 및 사파이어 (Sapphire, 산화 Al) 등의 물질 중에서 선택된 적어도 하나로 형성하는 것이 바람직하다. 또는 본 발명에 따른 에칭액 투입관은 테플론(Teflon), 폴리에틸렌 (Polyethelene), 폴리프로필렌(Polypropylene) 및 아세탈(Acetal) 등의 고분자(polymer) 중에서 선택된 적어도 하나의 물질로 형성하는 것이 바람직하다.The etchant inlet tube according to the present invention should not be etched into the wet etchant and the etchant inlet tube should not be blunt even when frequently contacted with the pattern formed on the substrate. Therefore, diamond, cubic boron nitride (c-BN; Cubic Boron Nitride) and sapphire ( It is preferable to form at least one selected from materials such as Sapphire and Al oxide. Alternatively, the etching solution inlet tube according to the present invention may be formed of at least one material selected from polymers such as Teflon, polyethylene, polypropylene, and acetal.
도 4는 국부 습식하고자 하는 웨이퍼의 이동을 설명하기 위한 주변 시스템 구성도이다. 웨이퍼 카세트 (210)에는 복수 개 웨이퍼가 보관되며, 웨이퍼 핸들러 (230)를 이용하여 분석하고자 하는 웨이퍼를 꺼낸 후, 웨이퍼 어라이너 (220)를 이용하여 정확한 위치로 웨이퍼를 탑재한 후, 상기 웨이퍼를 프로세스 스테이지 (190)상에 위치시킨다.4 is a schematic diagram of a peripheral system for explaining movement of a wafer to be locally wetted. A plurality of wafers are stored in the wafer cassette 210, the wafers to be analyzed are taken out using the wafer handler 230, and the wafers are mounted in the correct positions using the wafer aligner 220, and then the wafers are placed. Place on process stage 190.
도 5는 본 발명의 실시에 사용되는 반도체 회로 국부 습식 에칭기를 도시한다. 반도체 회로 국부 습식 에칭기는 웨이퍼 (1)를 탑재하고 탑재된 웨이퍼를 x, y 방향으로 이동시키는 기능을 담당하는 프로세스 스테이지(190), 에칭액을 보관하는 에칭액 카트리지(110), 상기 에칭액을 반도체 기판 상의 국부 영역에 노출시키기 위한 에칭액 투입관(30), 에칭액 카트리지를 지지하는 에칭액 카트리지 지지 수단(120), 상기 에칭액 카트리지 지지 수단 (120)과 연결되고 반도체 회로 국부습식 에칭기 본체 (150)와 연결되는 z축 이동바(130)와 상기 z축 이동바(130)를 이동시키는 z축 이동모터(140), 프로세스 스테이지 (190)를 지지하고 이를 x축 및 y축 방향으로 이동시키는 프로세스 스테이지 지지 및 이동부 (170) 및 이를 구동하기 위한 x축 y축 이동모터 (160)로 구성된다. 이때 경우에 따라서는 Z축 이동바 (160)을 x, y, z축으로 모두 이동 가능하게 하고 프로세스 스테이지를 고정하거나 또는 Z축 이동바 (160) 는 고정시키고 프로세스 스테이지 (190)를 x, y, z축으로 이동시킬 수도 있다.5 illustrates a semiconductor circuit local wet etcher used in the practice of the present invention. The semiconductor circuit local wet etching machine mounts the wafer 1 and has a process stage 190 which is responsible for moving the mounted wafer in the x and y directions, an etchant cartridge 110 for storing the etchant, and the etchant on the semiconductor substrate. An etchant inlet tube 30 for exposing to a local region, an etchant cartridge support means 120 for supporting an etchant cartridge, and an etchant cartridge support means 120 and a semiconductor circuit local wet etchant body 150. Support and movement of the z-axis movement bar 130 and the z-axis movement motor 140 for moving the z-axis movement bar 130 and the process stage 190 for supporting the process stage 190 and moving them in the x-axis and y-axis directions. The unit 170 and the x-axis y-axis moving motor 160 for driving the same. In this case, in some cases, the Z-axis movement bar 160 can be moved to all of the x, y, and z axes, and the process stage is fixed, or the Z-axis movement bar 160 is fixed, and the process stage 190 is x, y. You can also move it to the z axis.
반도체 회로 국부 습식 에칭기는 수직 분리벽 (180)에 의해 분리되는 챔버 (chamber) 내에 위치하게 된다. 로봇 암 (240)을 이용하여 웨이퍼를 챔버 내부로 이동시킨 후, 프로세스 스테이지 (190) 상에 위치시킨다. x축 y축 이동모터 (160) 및 z축 이동모터 (140)를 구동하여 에칭액 투입관 (100)을 습식 에칭하고자 하는 부분에 위치시킨다. 에칭이 시작되기 전까지 에칭액이 피에칭재인 웨이퍼상에 형성된 패턴에 접촉되지 않게 하면서, 에칭액에 직접 압력을 가하거나 또는 에칭액이 투입되는 반대편 에칭액 표면에 접촉한 기체에 압력을 가하는 방법 또는 에칭액의 온도를 상승시키는 수단 (도 5의 200의 온도상승수단 및 에칭액 카트리지 또는 에칭액 투입관과 연결되는 열전달 수단)을 이용하여 액칭액의 부피를 증가시킴으로써 액칭액이 에칭액 투입관 밖으로 노출되게 하여 에칭이 진행되도록 한다.The semiconductor circuit local wet etcher is located in a chamber separated by a vertical dividing wall 180. The robot arm 240 is used to move the wafer into the chamber and then onto the process stage 190. The x-axis y-axis moving motor 160 and the z-axis moving motor 140 are driven to position the etchant injection tube 100 in the portion to be wet etched. How to apply pressure directly to the etchant or pressurize the gas in contact with the surface of the opposing etchant into which the etchant is introduced while the etchant does not come into contact with the pattern formed on the wafer to be etched until the etching is started or the temperature of the etchant Using the raising means (temperature raising means of 200 in FIG. 5 and heat transfer means connected to the etching liquid cartridge or etching liquid inlet tube) to increase the volume of the etching liquid so that the etching liquid is exposed out of the etching liquid inlet tube so that the etching can proceed. .
즉, 패턴 분석을 위한 웨이퍼의 손실 및 분석에 소요되는 시간의 딜레이 (Delay) 등을 해결하기 위해 원하는 특정 지역에 선택적으로 소량의 에칭액을 투입하는 방법을 사용한다. 구체적으로는 나노 또는 마이크로 미터 사이즈의 에칭액 투입관을 이용하여 패턴에 수직인 방향으로 에칭액을 접촉시킴으로써 패턴을 수직방향으로 식각하고 이 식각 단면을 검사하는 것이다. 이러한 국부적인 습식 식각 방법을 이용하면 분석을 매우 신속하게 할 수 있고, 분석 부위를 제외한 나머지 웨이퍼 부위는 그대로 사용할 수 있으므로 웨이퍼 손실 방지에 따른 비용 절감 효과도 얻을 수 있다. 그 이유는 이러한 작업들이 청정실 내의 상온, 상압 조건에서 진행할 수 있고, 또한 에칭액을 사용하여 미세 패턴을 부분 식각함으로써 타 지역의 패턴 및 소자특성에 영향을 미치지 않기 때문이다.That is, in order to solve the loss of the wafer for the pattern analysis and the delay of the analysis (Delay), etc., a method of selectively adding a small amount of etchant to a desired region is used. Specifically, the etching pattern is contacted in the direction perpendicular to the pattern by using an etching solution inlet tube of nano or micrometer size, and the pattern is etched in the vertical direction and the etching cross section is examined. Using this local wet etching method, the analysis can be performed very quickly, and the remaining wafer portions except for the analysis region can be used as it is, thereby reducing the cost of preventing wafer loss. This is because these operations can be performed at room temperature and atmospheric pressure in the clean room, and also do not affect the pattern and device characteristics of other regions by partially etching fine patterns using etching liquid.
에칭액 투입관으로부터 기판상에 형성되는 패턴에 습식 에칭액을 접촉시키는 방법은 에칭액 투입관을 직접 기판과 접촉하여 에칭액을 분사하는 접촉 방식과 에칭액 투입관은 기판과 접촉하지 않고 에칭액만 접촉시키는 비접촉 방식을 사용할 수 있다. 우선 첫번째 접촉 방식은 에칭액 투입관을 직접 기판에 접촉시키고 습식 에칭액의 표면 장력에 의하여 발생하는 모세관 현상을 이용하여 나노 또는 마이크로 미터 사이즈 관의 외부에 대하여 오목한 에칭액 표면을 유지하도록 하면서, 에칭이 시작되기 전까지 에칭액이 피에칭재인 웨이퍼상에 형성된 패턴에 접촉되지 않게 한다. 그런 후, 에칭액에 직접 압력을 가하거나 또는 에칭 부위의 반대편 에칭액 표면에 접촉한 기체에 압력을 가하는 방법 또는 에칭액의 온도를 상승시켜 에칭액의 부피를 증가시킴으로써 에칭액이 에칭액 투입관 외부로 노출되게 하여 에칭이 진행되도록 하는 방식이다. 두번째 비접촉 방식은 에칭액 투입관을 직접 기판에 접촉시키지 않고 에칭액만 기판에 접촉시키는 방식인데, 첫번째와 동일 또는 유사한 방법으로 에칭액을 에칭액 투입관 밖으로 노출되게 하되, 에칭액이 에칭액 투입관 끝의 단면과의 표면 장력에 의해 맺히기 시작할 때부터 방울 형태로 떨어지기 전까지의 상태 즉, 에칭액이 반구의 형상으로 대롱대롱 매달린 형상으로 유지시킨 상태에서 에칭액을 기판에 접촉시키는 방식이다. 후자의 경우에 있어서는 에칭액은 패턴과 직접 접촉하도록 하면서 에칭액 투입관은 패턴에 직접 접촉되지 않도록 유지하는 것이 중요하므로 이러한 간격을 정확하게 유지하기 위해서는 레이저 변위센서를 이용하여 패턴의 높이를 측정하거나 또는 카메라를 이용하여 포커스를 맞추고 이때의 높이를 측정하는 방법이 있을 수 있다. 이때 에칭액 투입관과 패턴 사이의 간격은 에칭액 투입관의 끝부분의 반경과 관련되는 범위로서 10um 내지 1mm로 유지하는 것이 바람직하다.The method of contacting the wet etching liquid with the pattern formed on the substrate from the etching liquid injecting tube includes a contact method in which the etching liquid injecting tube is directly contacted with the substrate to inject the etching liquid, and the etching liquid injecting tube is in a non-contact manner in which only the etching liquid is in contact with the substrate. Can be used. The first contact method first starts etching while the etchant inlet tube is brought into direct contact with the substrate and the capillarity caused by the surface tension of the wet etchant is used to maintain the concave etchant surface against the outside of the nano or micrometer size tubes. The etching solution is not brought into contact with the pattern formed on the wafer as the etching target material until now. Then, by directly applying pressure to the etchant or by applying pressure to a gas in contact with the surface of the etchant opposite the etching site or by increasing the temperature of the etchant to increase the volume of the etchant so that the etchant is exposed to the outside of the etchant inlet tube. This is the way to make progress. In the second non-contact method, only the etchant is brought into contact with the substrate without directly contacting the etchant injector. The etching solution is exposed to the outside of the etchant injector in the same or similar manner as the first method, but the etchant is exposed to the end face of the end of the etchant injector. The etching solution is brought into contact with the substrate in a state in which the etching solution is held in the shape of a hemisphere and suspended in the shape of hemispheres from the time it starts to form by the surface tension. In the latter case, it is important to keep the etchant in direct contact with the pattern while keeping the etchant inlet tube not in direct contact with the pattern. To maintain this gap accurately, measure the height of the pattern using a laser displacement sensor or There may be a method of focusing and measuring the height at this time. At this time, the interval between the etching liquid inlet tube and the pattern is preferably maintained at 10um to 1mm as a range related to the radius of the end of the etching liquid inlet tube.
도 6은 본 발명의 패턴 검사 방법의 절차를 도시한 절차 흐름도이다. 분석하고자 하는 패턴이 형성된 반도체 기판을 장비에 로딩 (loading) 한다. (s1 단계) 분석 위치를 지정하고 나노 미터 사이즈 에칭액 투입관을 분석 위치로 이동한다. (s2 단계) 물론 이 경우에 에칭액 투입관을 이동시키는 대신 반도체 기판을 이동시킬 수도 있다. 다음으로 습식 에칭을 하기 위하여 에칭액을 분석하고자 하는 부분에 노출시킨다. (s3 단계) 다음 단계에서 초순수 (De-ionized Water)를 주입한다. (s4 단계) 초순수를 주입하는 이유는 에칭액이 웨이퍼 표면에 존재하게 되면 계속해서 패턴을 식각하게 되므로 이를 초순수로 희석시켜 식각 정도를 조절하기 위함이다. 이때 초순수의 주입량은 에칭액 주입량의 1 배에서 100 배까지 사용하는 것이 바람직하다. 다음으로 주입된 초순수를 다시 흡입하는 단계 (s5 단계) 가 필요하다. 이는 패턴 상에 존재하는 화학 찌꺼기 (chemical residue)를 제거하기 위한 것이며, 이때 적용되는 원리는 압력 차이를 이용하는 것이다. 최종적으로 부분 습식 에칭된 기판을 상기 장비로부터 언로딩(unloading)한다. (s6 단계) 상기와 같은 방법을 이용하여 기판상에 형성된 패턴의 부분 에칭한 후에, 에칭된 패턴 형상의 검사를 용이하게 진행할 수 있게 된다.6 is a procedure flowchart showing the procedure of the pattern inspection method of the present invention. The semiconductor substrate on which the pattern to be analyzed is formed is loaded into the equipment. (Step s1) Specify the analysis position and move the nanometer size etchant input tube to the analysis position. (Step s2) Of course, in this case, the semiconductor substrate may be moved instead of moving the etching liquid inlet tube. Next, the etching solution is exposed to the portion to be analyzed for wet etching. (Step s3) In the next step, ultrapure water (De-ionized Water) is injected. (Step s4) The reason why the ultrapure water is injected is to adjust the etching degree by diluting the pattern with the ultrapure water since the etching solution is continuously present on the wafer surface. At this time, the injection amount of ultrapure water is preferably used from 1 to 100 times the injection amount of the etching solution. Next, a step (s5 step) of sucking the injected ultrapure water again is necessary. This is to remove chemical residues present on the pattern, and the principle applied here is to use pressure differences. Finally the partially wet etched substrate is unloaded from the equipment. (Step s6) After partial etching of the pattern formed on the substrate using the above method, it is possible to easily inspect the etched pattern shape.
도 7은 반도체 기판 또는 유전 필름 상에 콘택트 홀이 0.1um 내지 1.0um 사이즈로 형성된 반도체 기판의 부분 절단면도이다. 반도체 기판 또는 유전 필름 (1) 상에 산화막 (2) 이 형성되어 있으며 산화막 사이에 형성된 콘택트홀(3)에 금속을 충진하여 접합부를 형성할 수 있다. 상기와 같은 방식으로 형성된 콘택트홀 패턴을 분석하기 위하여 특정영역에 형성된 패턴을 부분 습식 에칭함으로써, 전체 패턴에는 영향을 끼치지 않고 일부 패턴만을 용이하게 검사할 수 있게 된다.7 is a partial cross-sectional view of a semiconductor substrate having contact holes formed in a size of 0.1 um to 1.0 um on a semiconductor substrate or dielectric film. An oxide film 2 is formed on the semiconductor substrate or the dielectric film 1, and a junction can be formed by filling a metal into a contact hole 3 formed between the oxide films. By partially wet etching a pattern formed in a specific region in order to analyze the contact hole pattern formed in the above manner, only a partial pattern can be easily inspected without affecting the entire pattern.
도 8은 반도체 기판 또는 유전 기판 상에 다수 개 층이 적층된 기판의 부분 절단면도를 도시하고 있다. 게이트, 비트 라인 및 메탈 패턴이 형성되는 상부 층에 하드 마스크 산화막 (Hard Mask Oxide layer) 이 적층된 구조의 단면도로서, 일반적으로 집적도에 따라 적층되는 물질의 종류가 달라지게 된다.8 shows a partial cutaway view of a substrate in which a plurality of layers are stacked on a semiconductor substrate or a dielectric substrate. A cross-sectional view of a structure in which a hard mask oxide layer is stacked on an upper layer on which gates, bit lines, and metal patterns are formed, and generally, types of materials to be stacked vary according to the degree of integration.
표 1 은 64M DRAM 을 형성할 경우 도 8 의 각 부분의 구성 물질을 표시하였다.Table 1 shows the constituent materials of each part of FIG. 8 when forming a 64M DRAM.
표 2 는 256M DRAM 을 형성할 경우 도 8 의 각 부분의 구성 물질을 표시하였다. 표 2 중 게이트의 적층물질은 폴리실리콘과 텅스턴 사이에 WN 층이 더 적층된다.Table 2 shows the constituent materials of each part of FIG. 8 when forming 256M DRAM. In the lamination material of the gate of Table 2, a WN layer is further laminated between polysilicon and tungsten.
각 경우마다 적층되는 물질이 상이하므로 패턴 분석을 명확하게 하기 위해서는 이에 적합한 습식 에칭액을 사용하여야 한다.In each case, the material to be laminated is different, and therefore, a wet etchant suitable for this purpose must be used to clarify the pattern analysis.
하부 라인/스페이스 층상에 형성된 하드 마스크 산화막 (SiO2) 패턴을 검사할 경우에는 하부층의 라인/스페이스 층은 에칭하지 않고 검사할 패턴인 하드 마스크 산화막 만을 에칭하여야 하므로, 습식 에칭액으로 불산 (HF) 과 물 (H2O) 이 포함된 습식 에칭액을 사용하는 것이 바람직하다. 불산 (HF) 은 하드 마스크 산화막을 에칭하는 역할을 한다. 이 경우 물과 불산의 부피 비율은 10:1 내지 100:1 인 것이 바람직하며, 10:1 보다 많은 량의 불산을 사용할 경우에는 하부층인 라인/스페이스 층까지 에칭되고, 100:1 보다 적은 량의 불산을 사용할 경우에는 에칭되지 않는 문제가 발생하게 된다.When inspecting the hard mask oxide layer (SiO2) pattern formed on the lower line / space layer, only the hard mask oxide layer, which is the pattern to be inspected, should be etched without etching the line / space layer of the lower layer. Thus, hydrofluoric acid (HF) and water are used as the wet etching solution. It is preferable to use the wet etching liquid containing (H2O). Hydrofluoric acid (HF) serves to etch the hard mask oxide film. In this case, the volume ratio of water and hydrofluoric acid is preferably 10: 1 to 100: 1. When using hydrofluoric acid in an amount greater than 10: 1, it is etched down to the line / space layer, which is the lower layer, and less than 100: 1. If hydrofluoric acid is used, a problem arises in that it is not etched.
하부 층간 산화막 상에 형성된 폴리 실리콘 패턴을 검사할 경우에는 하부 층간 산화막은 에칭하지 않고 검사할 패턴인 폴리 실리콘 만을 에칭하여야 하므로, 습식 에칭액으로 질산(HNO3) 과 불산(HF) 이 포함된 습식 에칭액을 사용하는 것이 바람직하다. 질산 (HNO3) 은 폴리실리콘을 산화시키고, 불산 (HF) 은 폴리실리콘을 에칭하는 역할을 한다. 이 경우에 질산과 불산의 부피 비율은 50:1 내지 1000:1 인 것이 바람직하며, 50:1 보다 많은 량의 불산을 사용할 경우에는 하부층인 층간 산화막까지 에칭되고, 1000:1 보다 적은 량의 불산을 사용할 경우에는 에칭되지 않는 문제가 발생하게 된다.When inspecting the polysilicon pattern formed on the lower interlayer oxide film, only the polysilicon, which is the pattern to be inspected, should be etched without etching the lower interlayer oxide film. Therefore, the wet etching solution containing nitric acid (HNO3) and hydrofluoric acid (HF) is used as the wet etching solution. It is preferable to use. Nitric acid (HNO 3) oxidizes polysilicon and hydrofluoric acid (HF) serves to etch polysilicon. In this case, the volume ratio of nitric acid and hydrofluoric acid is preferably 50: 1 to 1000: 1, and when using an amount of hydrofluoric acid of more than 50: 1, the lower layer is etched to an interlayer oxide film, and the amount of hydrofluoric acid is less than 1000: 1. In this case, the problem of not etching occurs.
하부 층간 산화막 상에 형성된 텅스턴 패턴을 검사할 경우에는 하부 층간 산화막은 에칭하지 않고 검사할 패턴인 텅스턴 만을 에칭하여야 하므로, 습식 에칭액으로 질산 (HNO3) 과 불산 (HF) 이 포함된 습식 에칭액을 사용하는 것이 바람직하다. 질산 (HNO3) 은 텅스턴을 산화시키고, 불산 (HF) 은 폴리실리콘을 에칭하는 역할을 한다. 이 경우에 질산과 불산의 부피 비율은 1:1 내지 100:1 인 것이 바람직하며, 1:1 보다 많은 량의 불산을 사용할 경우에는 하부층인 층간 산화막까지 에칭되고, 100:1 보다 적은 량의 불산을 사용할 경우에는 에칭되지 않는 문제가 발생하게 된다.When inspecting the tungsten pattern formed on the lower interlayer oxide film, the lower interlayer oxide film should be etched instead of etching the tungsten, which is the pattern to be inspected. Therefore, the wet etching solution containing nitric acid (HNO 3) and hydrofluoric acid (HF) may be used as the wet etching solution. It is preferable to use. Nitric acid (HNO 3) oxidizes tungsten and hydrofluoric acid (HF) serves to etch polysilicon. In this case, the volume ratio of nitric acid and hydrofluoric acid is preferably 1: 1 to 100: 1, and when using more than 1: 1 hydrofluoric acid, the underlying layer is etched to the interlayer oxide film, and less than 100: 1 hydrofluoric acid. In this case, the problem of not etching occurs.
하부 층간 산화막 상에 형성된 알루미늄 패턴을 검사할 경우에는 하부 층간 산화막은 에칭하지 않고 검사할 패턴인 알루미늄 만을 에칭하여야 하므로, 습식 에칭액으로 인산 (H3PO4) 과 질산(HNO3) 이 포함된 습식 에칭액을 사용하는 것이바람직하다. 인산 (H3PO4) 은 알루미늄을 산화시키고, 질산 (HNO3) 은 에칭하는 역할을 한다. 이 경우에 인산과 질산의 부피 비율은 1:1 내지 100:1 인 것이 바람직하며, 1:1 보다 많은 량의 질산을 사용할 경우에는 하부층인 층간 산화막까지 에칭되고, 100:1 보다 적은 량의 질산을 사용할 경우에는 에칭되지 않는 문제가 발생하게 된다.In the case of inspecting the aluminum pattern formed on the lower interlayer oxide film, the lower interlayer oxide film should be etched instead of etching, so only the aluminum, which is the pattern to be inspected, should be etched. It is desirable. Phosphoric acid (H3PO4) oxidizes aluminum and nitric acid (HNO3) serves to etch. In this case, the volume ratio of phosphoric acid and nitric acid is preferably 1: 1 to 100: 1. When using nitric acid in an amount greater than 1: 1, it is etched to the interlayer oxide film as the lower layer, and less than 100: 1 in nitric acid. In this case, the problem of not etching occurs.
본 발명에 의한 반도체 회로 패턴 검사 방법에 의하여 특정 지역에 선택적으로 습식 에칭액을 분사할 수 있으므로, 패턴 분석에 의하여 웨이퍼 전체가 손상되는 웨이퍼의 손실 및 분석에 소요되는 시간 손실을 절감할 수 있게 되었다.Since the wet etching solution can be selectively sprayed in a specific region by the semiconductor circuit pattern inspection method according to the present invention, it is possible to reduce the loss of the wafer and the time required for analysis that damage the entire wafer by the pattern analysis.
또한 본 발명의 패턴 검사는 청정실 내의 상온, 상압 조건에서 진행할 수 있으므로 분석한 웨이퍼를 그대로 사용할 수 있으므로 코스트 절감 효과를 얻을 수 있다.In addition, since the pattern inspection of the present invention can be performed at room temperature and atmospheric pressure in a clean room, the analyzed wafer can be used as it is and thus cost reduction effect can be obtained.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며 본 발명의 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해하여야 한다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, this is merely exemplary and should be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. . Therefore, the true scope of protection of the present invention should be defined by the technical spirit of the appended claims.
Claims (3)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020010012711A KR20020072722A (en) | 2001-03-12 | 2001-03-12 | Method for inspecting semiconductor circuit pattern |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020010012711A KR20020072722A (en) | 2001-03-12 | 2001-03-12 | Method for inspecting semiconductor circuit pattern |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20020072722A true KR20020072722A (en) | 2002-09-18 |
Family
ID=27697153
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020010012711A KR20020072722A (en) | 2001-03-12 | 2001-03-12 | Method for inspecting semiconductor circuit pattern |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20020072722A (en) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5271798A (en) * | 1993-03-29 | 1993-12-21 | Micron Technology, Inc. | Method for selective removal of a material from a wafer's alignment marks |
JPH08329876A (en) * | 1995-05-30 | 1996-12-13 | Hitachi Ltd | Method and device for preparing observation specimen |
JPH09120153A (en) * | 1996-09-02 | 1997-05-06 | Seiko Instr Inc | Pattern film correcting device |
US6103636A (en) * | 1997-08-20 | 2000-08-15 | Micron Technology, Inc. | Method and apparatus for selective removal of material from wafer alignment marks |
-
2001
- 2001-03-12 KR KR1020010012711A patent/KR20020072722A/en not_active Application Discontinuation
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5271798A (en) * | 1993-03-29 | 1993-12-21 | Micron Technology, Inc. | Method for selective removal of a material from a wafer's alignment marks |
JPH08329876A (en) * | 1995-05-30 | 1996-12-13 | Hitachi Ltd | Method and device for preparing observation specimen |
JPH09120153A (en) * | 1996-09-02 | 1997-05-06 | Seiko Instr Inc | Pattern film correcting device |
US6103636A (en) * | 1997-08-20 | 2000-08-15 | Micron Technology, Inc. | Method and apparatus for selective removal of material from wafer alignment marks |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2005516196A (en) | Systems and methods for closed-loop defect reduction | |
JP2715289B2 (en) | Three-dimensional defect analysis method for semiconductor device | |
TW201901827A (en) | Method of fabricating a structure on a substrate | |
US20110195579A1 (en) | Scribe-line draining during wet-bench etch and clean processes | |
US6953939B2 (en) | Testing apparatus using scanning electron microscope | |
US7372582B2 (en) | Method for fabrication semiconductor device | |
KR20020072722A (en) | Method for inspecting semiconductor circuit pattern | |
US7745236B2 (en) | Floating gate process methodology | |
US7923268B2 (en) | Method of measuring resistivity of sidewall of contact hole | |
US5498871A (en) | Method for analyzing the defectiveness of semiconductor device | |
KR100442580B1 (en) | air exhaust system of chamber for semiconductor manufacture | |
KR20010085165A (en) | Semiconductor Circuit Pattern Inspection Method | |
Ko et al. | Characterization and removal of polysilicon residue during wet etching | |
US11280749B1 (en) | Holes tilt angle measurement using FIB diagonal cut | |
US6403439B1 (en) | Method of preparing for structural analysis a deep trench-type capacitor and method of structural analysis therefor | |
CN114144730B (en) | Overlay measurement target design | |
JP2000156393A (en) | Board extracting method and electronic component manufacture using the same | |
JP3960462B2 (en) | Substrate processing equipment | |
KR100397390B1 (en) | Wet etching apparatus for semiconductor circuit and manufacturing method for minute tip used in its apparatus | |
KR20020072820A (en) | Method for opening key patterns on semiconductor | |
US7101817B2 (en) | System and method for determining line widths of free-standing structures resulting from a semiconductor manufacturing process | |
CN108227390B (en) | Image quality detection method of photoetching machine | |
US12040175B2 (en) | Semiconductor structure processing method and manufacturing method | |
WO2023210485A1 (en) | Substrate processing device and substrate processing method | |
KR20010085166A (en) | Semiconductor key pattern opening method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
N231 | Notification of change of applicant | ||
N231 | Notification of change of applicant | ||
N231 | Notification of change of applicant | ||
E902 | Notification of reason for refusal | ||
E601 | Decision to refuse application |