KR20020067968A - Thin-film transistor array structure - Google Patents
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Abstract
Description
본 발명은 박막 트랜지스터 어레이 구조에 관한 것이다. 보다 상세하게는 본 발명은 패널의 소스 전극(source electrode)과 데이터 라인간 모든 커패시턴스-커플링 효과를 지지하기 위한 박막 트랜지스터 어레이 구조에 관한 것이다.The present invention relates to a thin film transistor array structure. More particularly, the present invention relates to a thin film transistor array structure for supporting all capacitance-coupling effects between a source electrode and a data line of a panel.
패널의 박막 트랜지스터(이하, 'TFT'라 한다) 어레이를 제조, 특히 대형 크기로 제조할 경우에, TFT에 대한 노출 공정은 다수 단계로 분할되어 진행된다.When manufacturing a thin film transistor array (hereinafter, referred to as 'TFT') array of a panel, especially a large size, the exposure process to the TFT is divided into several steps.
그러나, TFT의 각각 2개의 인접 노출된 블록간 정렬된 층들이 노출 공정도중 쉽게 탈위치되므로, 인접하여 노출된 각각의 블록상부의 소스 전극과 데이터 라인간 커패시턴스-커플링 효과는 매우 다르다. 따라서, TFT의 각 블록의 침투비는 전형적인 TFT 구조와 다르게 된다.However, since two adjacent exposed inter-block aligned layers of the TFT are easily repositioned during the exposure process, the capacitance-coupling effect between the source electrode and the data line on each adjacently exposed block is very different. Therefore, the penetration ratio of each block of the TFT is different from that of a typical TFT structure.
도 1a를 참조하면, 도 1a는 전형적인 TFT 구조의 일 픽셀(pixel)의 구조를 도시한 평면도이다. 기호 "CE"는 공통 전극을, 기호 "SL"은 주사(走査) 라인을, 부호 "10"은 TFT를, 그리고 기호 "DL"은 데이터 라인을 나타낸다. 상기 TFT 10의 드레인 전극 12은 분리된 층상에 형성된 컨택홀 14을 매개로 하여 ITO 전극(즉, 픽셀 전극) 16에 결합되고, 상기 데이터 라인 DL은 상기 TFT 10의 드레인 전극 18에 결합된다.Referring to FIG. 1A, FIG. 1A is a plan view showing the structure of one pixel of a typical TFT structure. The symbol "CE" represents a common electrode, the symbol "SL" represents a scanning line, the symbol "10" represents a TFT, and the symbol "DL" represents a data line. The drain electrode 12 of the TFT 10 is coupled to the ITO electrode (ie, the pixel electrode) 16 via the contact hole 14 formed on the separated layer, and the data line DL is coupled to the drain electrode 18 of the TFT 10.
도 1b는 도 1a의 라인 I-I에 따른 단면도이다. 상기 데이터 라인 DL과 ITO 전극 16간 존재거리 Δd는 노출 공정도중 형성되는 것으로, TFT 10의 2 인접 블록의 커패시턴스-커플링 효과에 연관된 중요한 파라미터이다. 상기 거리 Δd가 소정값을 초과하면, 인접 블록의 커패시턴스-커플링 효과가 쉽게 영향을 끼쳐 패널상에 가시가능한 라인을 만든다.FIG. 1B is a cross-sectional view along the line I-I of FIG. 1A. The existence distance Δd between the data line DL and the ITO electrode 16 is formed during the exposure process, and is an important parameter related to the capacitance-coupling effect of two adjacent blocks of the TFT 10. If the distance Δd exceeds a predetermined value, the capacitance-coupling effect of the adjacent blocks easily affects making a visible line on the panel.
이에 본 발명은 상기 문제점을 해결하기 위하여, 박막 트랜지스터, 데이터 라인, 주사 라인, 픽셀 전극 및 보조 전극을 포함하여 이루어지는 TFT 어레이 구조를 제공하려는 것이다. 상기 데이터 라인은 박막 트랜지스터의 드레인에 결합되며 상기 주사 라인은 박막 트랜지스터의 게이트에 결합된다. 상기 주사 라인은 상기 데이터 라인에 대하여 실질적으로 직각으로 배향되어 매트릭스내에 복수개의 직사각형 픽셀을 형성한다. 상기 보조 전극은 픽셀 전극이 데이터 라인의 모서리에 근접하고, 상기 보조 전극이 픽셀 전극에 결합되고 데이터 라인이 위치되는 상부 마스크에 위치되는 장소에 형성된다. 상기 픽셀 전극과 데이터 라인사이에 발생되는 커패시턴트-커플링 효과는 소정 전극과 데이터 라인 사이에서 발생되는 것과 동일하며, 상기 모든 픽셀의 성능은 픽셀 전극에 대한 정렬 공정도중 발생하는 오차에도 불구하고 균일하다.Accordingly, an object of the present invention is to provide a TFT array structure including a thin film transistor, a data line, a scan line, a pixel electrode, and an auxiliary electrode. The data line is coupled to the drain of the thin film transistor and the scan line is coupled to the gate of the thin film transistor. The scan line is oriented substantially perpendicular to the data line to form a plurality of rectangular pixels in the matrix. The auxiliary electrode is formed at a position where the pixel electrode is close to the edge of the data line and the auxiliary electrode is coupled to the pixel electrode and located in an upper mask in which the data line is located. The capacitance-coupling effect generated between the pixel electrode and the data line is the same as that generated between the predetermined electrode and the data line, and the performance of all the pixels is in spite of the error occurring during the alignment process for the pixel electrode. Uniform
도 1a는 전형적인 TFT 구조의 일 픽셀 구조를 도시한 평면도이다.1A is a plan view showing one pixel structure of a typical TFT structure.
도 1b는 도 1a의 라인 I-I에 따른 단면도이다.FIG. 1B is a cross-sectional view along the line I-I of FIG. 1A.
도 2a는 본 발명의 일 실시예에 따른 TFT 구조의 일 픽셀의 구조를 도시한 평면도이다.2A is a plan view illustrating a structure of one pixel of a TFT structure according to an embodiment of the present invention.
도 2b는 도 2a의 라인 II-II에 따른 단면도이다.FIG. 2B is a cross sectional view along line II-II of FIG. 2A;
도 3은 본 발명의 다른 실시예에 따른 TFT 구조의 일 픽셀의 구조를 도시한 평면도이다.3 is a plan view showing the structure of one pixel of the TFT structure according to another embodiment of the present invention.
*도면의 주요한 부위에 대한 간단한 설명** Brief description of the main parts of the drawing
10,20... 박막 트랜지스터(TFT) 12,20a... 드레인 전극10,20 ... Thin Film Transistor (TFT) 12,20a ... Drain Electrode
14, 28... 컨택홀 16... ITO 전극14, 28 ... contact hole 16 ... ITO electrode
20b... 게이트 전극 20c... 소스 전극20b ... gate electrode 20c ... source electrode
22... 데이터 라인 24... 주사 라인22 ... data line 24 ... scan line
26.. 픽셀 전극 30... 보조전극26 .. Pixel electrode 30 ... Auxiliary electrode
도 2a는 본 발명의 일 실시예에 따른 TFT 구조의 일 픽셀 구조를 도시한 평면도이며, 도 2b는 도 2a의 라인 II-II에 따른 단면도이다.FIG. 2A is a plan view illustrating a pixel structure of a TFT structure according to an embodiment of the present invention, and FIG. 2B is a cross-sectional view taken along the line II-II of FIG. 2A.
상기 TFT 어레이 구조는 박막 트랜지스터 20, 데이터 라인 22, 주사 라인24, 픽셀 전극 26 및 공통 전극 CE를 포함하여 이루어진다. 상기 데이터 라인 22는 상기 박막 트랜지스터 20의 드레인 전극 20a에 결합되고, 상기 주사 라인 24는 상기 박막 트랜지스터 20의 게이트 전극 20b에 결합되고 데이터 라인 22에 교차하여 매트릭스내에 복수개의 직사각형 픽셀을 형성한다. 상기 픽셀 전극 26은 각 픽셀에서 축조되고 분리된 층(미도시) 상부에 형성된 컨택홀 28을 매개로 하여 박막 트랜지스터 20의 소스 전극에 결합된다. 상기 박막 트랜지스터 20의 소스 전극 20c은 (데이터 라인 22의 양측)영역까지 확대되며, 여기서 픽셀 전극 26은 데이터 라인 22에 이웃하고 상기 픽셀 전극 26의 모서리는 소스 전극 20c상부에 배치된다.The TFT array structure includes a thin film transistor 20, a data line 22, a scan line 24, a pixel electrode 26, and a common electrode CE. The data line 22 is coupled to the drain electrode 20a of the thin film transistor 20, and the scan line 24 is coupled to the gate electrode 20b of the thin film transistor 20 and crosses the data line 22 to form a plurality of rectangular pixels in the matrix. The pixel electrode 26 is coupled to the source electrode of the thin film transistor 20 through a contact hole 28 formed on a layer (not shown) formed and separated from each pixel. The source electrode 20c of the thin film transistor 20 extends to a region (both sides of the data line 22), where the pixel electrode 26 is adjacent to the data line 22 and the edge of the pixel electrode 26 is disposed above the source electrode 20c.
도 2b는 도 2a의 단면 라인 II-II에 따른 단면도이다. 도 2b에 있어서, 커패시턴스-커플링 효과는 주로 데이터 라인 22와 소스 전극 20c사이에서 발생된다. 소스 전극 20c과 데이터 라인 22이 동일한 마스크상에서 형성되고, 픽셀 전극 26은 컨택홀 28을 매개로 하여 소스 전극 20c에 결합되기 때문에, 상기 픽셀 전극 26과 데이터 라인 22사이에서 발생된 커패시턴스-커플링 효과는 소스 전극 20c과 데이터 라인 22사이에서 발생된 것과 동일하다. 나아가, 동일한 마스크에서 위치된 소스 전극 20c와 데이터 라인 22간 거리는 일정하고, 상기 픽셀 전극 26의 모서리는 소스 전극 20c상부에 위치되고, 소스 전극 20c의 구역내에 위치된다. 소스 전극 20c와 데이터 라인 22간 거리가 픽셀 전극 26의 형성도중 약간 평탄하지 않다고 하더라도, 상기 픽셀 전극 26과 데이터 라인 22간 발생된 커패시턴스-커플링 효과는 소스 전극 20c과 데이터 라인 22간 일정한 거리에 기초하여 동일하게 잔류한다.FIG. 2B is a cross sectional view along section line II-II of FIG. 2A; In FIG. 2B, the capacitance-coupling effect mainly occurs between data line 22 and source electrode 20c. The capacitance-coupling effect generated between the pixel electrode 26 and the data line 22 because the source electrode 20c and the data line 22 are formed on the same mask, and the pixel electrode 26 is coupled to the source electrode 20c via the contact hole 28. Is the same as that generated between the source electrode 20c and the data line 22. Furthermore, the distance between the source electrode 20c and the data line 22 positioned in the same mask is constant, and the edge of the pixel electrode 26 is located above the source electrode 20c and is located in the region of the source electrode 20c. Although the distance between the source electrode 20c and the data line 22 is slightly uneven during the formation of the pixel electrode 26, the capacitance-coupling effect generated between the pixel electrode 26 and the data line 22 is at a constant distance between the source electrode 20c and the data line 22. The same remains on the basis.
도 3은 본 발명의 다른 실시예에 따른 TFT 구조의 일 픽셀 구조를 도시한 평면도이다.3 is a plan view illustrating one pixel structure of a TFT structure according to another exemplary embodiment of the present invention.
상기 TFT 어레이 구조는 박막 트랜지스터 20, 데이터 라인 22, 주사 라인 24, 픽셀 전극 26 및 보조 전극(지지 전극) 30을 포함하여 이루어진다. 상기 데이터 라인 22는 박막 트랜지스터 20의 드레인 20a에 결합되며, 상기 주사 라인 24는 상기 박막 트랜지스터 20의 게이트 20b에 결합된다. 상기 주사 라인 24는 데이터 라인 22에 대하여 실질적으로 직각으로 배향되어 매트릭스내에 복수개의 직사각형 픽셀을 형성한다. 상기 픽셀 전극 26은 각 픽셀에서 축조되며, 컨택홀 28을 매개로 하여 박막 트랜지스터 20의 소스 전극 21에 결합된다. 상기 보조 전극 30은 (데이터 라인 22의 양측) 영역까지 확대되며, 여기서 상기 픽셀 전극 26은 상기 데이터 라인 22에 이웃하고, 상기 픽셀 전극 26의 모서리는 보조 전극 30상에 배치된다. 상기 보조 전극 30은 상기 소스 전극 21과 공통평면이며, 컨택홀 32를 매개로 하여 박막 트랜지스터 20의 소스 전극 21에 결합된다.The TFT array structure includes a thin film transistor 20, a data line 22, a scan line 24, a pixel electrode 26, and an auxiliary electrode (support electrode) 30. The data line 22 is coupled to the drain 20a of the thin film transistor 20, and the scan line 24 is coupled to the gate 20b of the thin film transistor 20. The scan line 24 is oriented substantially perpendicular to the data line 22 to form a plurality of rectangular pixels in the matrix. The pixel electrode 26 is constructed in each pixel and is coupled to the source electrode 21 of the thin film transistor 20 through the contact hole 28. The auxiliary electrode 30 extends to an area (both sides of the data line 22), wherein the pixel electrode 26 is adjacent to the data line 22, and an edge of the pixel electrode 26 is disposed on the auxiliary electrode 30. The auxiliary electrode 30 is in common plane with the source electrode 21 and is coupled to the source electrode 21 of the thin film transistor 20 through the contact hole 32.
상기 보조 전극 30이 소스 전극 21 및 픽셀 전극 26과 결합되기 때문에, 상기 픽셀 전극 26과 데이터 라인 22사이에서 발생된 커패시턴스-커플링 효과는 보조 전극 30과 데이터 라인 22사이에서 발생된 것과 동일하다. 상기 소스 전극 20c과 데이터 라인 22는 동일한 마스크에 위치되며, 상기 보조 전극 30과 데이터 라인 22간 거리는 일정하다. 상기 픽셀 전극 26의 형상이 평탄하지 않음에도 불구하고, 상기 픽셀 전극 26과 데이터 라인 22사이에서 발생된 커패시턴스-커플링 효과는 보조 전극 30과 데이터 라인 22간 일정한 거리에 기초하여 동일하게 잔류하게 된다.Since the auxiliary electrode 30 is coupled with the source electrode 21 and the pixel electrode 26, the capacitance-coupling effect generated between the pixel electrode 26 and the data line 22 is the same as that generated between the auxiliary electrode 30 and the data line 22. The source electrode 20c and the data line 22 are positioned in the same mask, and the distance between the auxiliary electrode 30 and the data line 22 is constant. Although the shape of the pixel electrode 26 is not flat, the capacitance-coupling effect generated between the pixel electrode 26 and the data line 22 remains the same based on a constant distance between the auxiliary electrode 30 and the data line 22. .
상기 픽셀 전극 26은 일반적으로는 ITO(인듐 주석 산화물) 전극이며, 상기 보조 전극 30을 형성하기 위한 물질은 상기 소스 전극 21을 형성하기 위한 물질과 동일하다. 제1 실시예에서는 소스 전극 20c이 U자형상 구조로 형성되고, 제2 실시예에서는 보조 전극 30이 H자 형상 구조로 형성된다. 소정 전극(소스 전극 20 c 혹은 보조 전극 30)은 픽셀 전극이 데이터 라인의 모서리에 근접한 장소에 형성되는 것을 특징으로 한다. 상기 소정 전극은 픽셀 전극에 결합되고 데이터 라인이 위치되는 상부 마스크에 함께 위치한다. 또한 상기 픽셀 전극과 데이터 라인사이에 발생된 커패시턴스-커플링 효과가 소정 전극과 데이터 라인사이에서 발생되는 것과 동일한 것임을 특징으로 한다.The pixel electrode 26 is generally an ITO (indium tin oxide) electrode, and the material for forming the auxiliary electrode 30 is the same as the material for forming the source electrode 21. In the first embodiment, the source electrode 20c is formed in a U-shaped structure, and in the second embodiment, the auxiliary electrode 30 is formed in an H-shaped structure. The predetermined electrode (source electrode 20c or auxiliary electrode 30) is characterized in that the pixel electrode is formed at a position close to the edge of the data line. The predetermined electrode is located together in an upper mask coupled to the pixel electrode and in which the data line is located. In addition, the capacitance-coupling effect generated between the pixel electrode and the data line is the same as that generated between the predetermined electrode and the data line.
본 발명은 가장 실질적이고 바람직한 실시예를 감안하여 기술한 것으로, 본 발명을 이에 한정하는 것은 아니며, 첨부된 청구구역의 사상범위내에서 포함되는 다수의 개질 및 동등한 배열을 포함하는 의미인 것으로 이해되어야 한다.The present invention has been described in light of the most practical and preferred embodiments, and is not intended to limit the present invention thereto, and it is to be understood that the present invention includes a plurality of modifications and equivalent arrangements included within the spirit of the appended claims. do.
본 발명에 따르면, 픽셀 전극과 데이터 라인사이에서 발생하는 커패시턴스-커플링 효과가 소정 전극과 데이터 라인사이에서 발생되는 것과 동일하게 함으로써 패널의 소스 전극과 데이터 라인간 모든 커패시턴스-커플링 효과를 지지하게 하는 박막 트랜지스터 어레이 구조를 제공할 수 있다.According to the present invention, the capacitance-coupling effect generated between the pixel electrode and the data line is the same as that generated between the predetermined electrode and the data line, thereby supporting all capacitance-coupling effects between the source electrode and the data line of the panel. A thin film transistor array structure can be provided.
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980027502A (en) * | 1996-10-16 | 1998-07-15 | 김영환 | Liquid crystal display device and manufacturing method |
| JPH11316391A (en) * | 1999-03-08 | 1999-11-16 | Seiko Epson Corp | Liquid crystal display device |
| JP2000098427A (en) * | 1998-09-25 | 2000-04-07 | Nec Corp | Liquid crystal display device and its manufacture |
-
2002
- 2002-02-08 KR KR1020020007241A patent/KR20020067968A/en not_active Application Discontinuation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980027502A (en) * | 1996-10-16 | 1998-07-15 | 김영환 | Liquid crystal display device and manufacturing method |
| JP2000098427A (en) * | 1998-09-25 | 2000-04-07 | Nec Corp | Liquid crystal display device and its manufacture |
| JPH11316391A (en) * | 1999-03-08 | 1999-11-16 | Seiko Epson Corp | Liquid crystal display device |
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