KR20020061444A - Ultra Thin Stacked Semiconductor Chip Package and Lead Frame Used in the Package - Google Patents
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Abstract
Description
본 발명은 반도체 조립 기술에 관한 것으로서, 좀 더 구체적으로는 복수의 반도체 칩이 하나의 패키지 몸체에 포함되며 두께가 1㎜ 이하인 초박형 적층 패키지를 구현할 수 있는 리드 프레임 및 이를 포함한 반도체 칩 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor assembly technology, and more particularly, to a lead frame and a semiconductor chip package including the same, wherein a plurality of semiconductor chips are included in one package body and an ultra-thin stacked package having a thickness of 1 mm or less. .
반도체 소자의 집적도가 향상되고 고성능이 요구되면서 반도체 칩 자체의 크기가 증가함에 따라 반도체 소자의 실장밀도를 높여야 할 필요성이 생기게 되었다. 적층형 소자는 이러한 요구를 충족할 수 있는 하나의 대안이 될 수 있는데, 적층형 소자는 여러 기능을 하는 칩을 하나의 패키지로 구현할 수 있다는 점에서도 유리한 점이 있다. 적층형 소자는 패키지되지 않은 개별 칩을 여러 개 적층시켜 구현할 수도 있고, 조립 공정이 끝난 패키지 소자 여러 개를 적층시킬 수도 있다.As the degree of integration of semiconductor devices and the demand for high performance increase, the size of the semiconductor chip itself increases, and thus the necessity of increasing the mounting density of the semiconductor devices has arisen. Stacked devices can be an alternative to meet these needs. Stacked devices also benefit from the ability to implement multiple functional chips in one package. The stacked device may be implemented by stacking individual unpackaged chips or stacking packaged packages.
패키지 적층형 소자는 개별 반도체 패키지가 반도체 칩보다는 적어도 2배 이상의 두께를 갖기 때문에, 적층된 소자의 전체 두께가 증가한다는 문제가 있으며, 적층된 개별 패키지 소자를 전기적으로 서로 연결시키기 위해서 개별 패키지의 몸체 밖으로 둘출된 외부 리드에 대한 변형, 예컨대, 상부에 위치하는 개별 패키지의 외부 리드를 그 아래에 위치하는 개별 패키지의 외부 리드에 끼우거나, 적층되는개별 패키지의 외부 리드에 수직으로 구멍을 뚫고 그 구멍에 연결 단자를 삽입하여 적층 패키지의 외부 접속 단자를 활용해야 하는 등의 변형이 필요하기 때문에 적층형 소자의 수율이 떨어진다는 문제가 있다.The package stacked device has a problem that the total thickness of the stacked devices increases because the individual semiconductor packages are at least twice as thick as those of the semiconductor chips, and out of the body of the individual packages to electrically connect the stacked individual package devices to each other. Modifications to extruded external leads, for example, insert the external leads of an individual package located at the top into the external leads of an individual package located below or drill a hole perpendicular to the external leads of the individual packages being stacked and There is a problem that the yield of the laminated device is lowered because a modification such as the use of an external connection terminal of the multilayer package is required by inserting the connection terminal.
한편, 복수의 반도체 칩을 수직으로 적층하여 집적회로 소자의 밀도를 증가시키는 방법은 예컨대, 미국 특허 제5,012,323호에 개시되어 있다. 이 특허에는 하나의 리드 프레임 양쪽면에 한쌍의 반도체 칩이 조합되어 있다. 즉, 상부 다이는 리드 프레임의 리드의 상부면에 접착성 절연 필름층에 의해 후면 접착(back-bonded)되고, 하부 다이는 리드 프레임의 다이 본딩 영역에 접착성 절연 필름층에 의해 전면 접착(face-bonded)되어 있다. 상부 다이와 하부 다이의 전극 패드는 해당 리드의 끝부분에서 금선 또는 알루미늄선으로 연결된다.Meanwhile, a method of increasing the density of integrated circuit devices by vertically stacking a plurality of semiconductor chips is disclosed, for example, in US Pat. No. 5,012,323. This patent combines a pair of semiconductor chips on both sides of one lead frame. That is, the upper die is back-bonded by the adhesive insulating film layer to the upper surface of the lead of the lead frame, and the lower die is face-bonded by the adhesive insulating film layer to the die bonding area of the lead frame. -bonded) The electrode pads of the upper die and the lower die are connected with gold or aluminum wires at the ends of the leads.
그러나, 이러한 종래 기술에 따른 칩 적층형 소자는 상부 다이와 하부 다이의 크기가 서로 달라야 하며, 소자의 전체적인 두께를 예컨대, 1㎜ 이하로 줄이는 데에는 한계가 있다. 플라스틱 패키지 적층형 소자의 두께는 적층되는 반도체 칩의 두께와 리드 프레임(특히, 다이 패드)의 두께 및 리드와 반도체 칩을 전기적으로 연결하는 본딩 와이어의 루프에 의해 결정된다. 반도체 칩의 두께를 줄이기 위해서는 실리콘 웨이퍼의 후면을 연마 가공(wafer back lapping)하는데, 8인치 웨이퍼의 경우, 기술적인 여러 가지 이유 때문에, 후면 연마를 하여 반도체 칩의 두께를 최대 100㎛까지 밖에 줄일 수 없다는 한계가 있다. 리드 프레임의 두께를 얇게 하면 패키지 소자의 두께를 줄일 수 있지만, 두께가 너무 얇은 리드 프레임은 공정 도중에 약간의 물리적인 충격에 의해 쉽게 손상되기 때문에, 0.10㎜ 이하의 리드 프레임을 사용하는 것은 공정상 거의 불가능하다.However, the chip stacked device according to the related art should have different sizes of the upper die and the lower die, and there is a limit in reducing the overall thickness of the device to, for example, 1 mm or less. The thickness of the plastic package stacked device is determined by the thickness of the semiconductor chip to be stacked, the thickness of the lead frame (especially the die pad), and the loop of bonding wires electrically connecting the lead and the semiconductor chip. In order to reduce the thickness of the semiconductor chip, wafer back lapping is performed. In the case of 8-inch wafers, for various technical reasons, the back side is polished to reduce the thickness of the semiconductor chip by only 100 μm. There is no limit. Thinner lead frames can reduce the thickness of package elements, but lead frames that are too thin are easily damaged by slight physical impact during the process. impossible.
패키지 소자의 두께를 줄이기 위해 새로운 조립 기술을 사용할 수도 있지만, 이것은 이미 사용하고 있는 플라스틱 패키지 조립 장비들을 교체해야 하는 등의 비용 증가를 수반한다.While new assembly techniques may be used to reduce the thickness of package elements, this entails an increase in costs, such as the need to replace plastic package assembly equipment already in use.
본 발명의 목적은 적층형 패키지 소자의 두께를 줄이면서도 반도체 소자의 실장 밀도를 높이는 것이다.An object of the present invention is to increase the mounting density of a semiconductor device while reducing the thickness of the stacked package device.
본 발명의 다른 목적은 기존의 플라스틱 패키지 조립 공정과 장비를 그대로 활용하면서 초박형 적층 패키지 소자를 구현할 수 있는 리드 프레임 구조 및 이러한 리드 프레임을 사용하는 반도체 칩 패키지를 제공하는 것이다.Another object of the present invention is to provide a lead frame structure capable of realizing an ultra-thin laminated package device while utilizing an existing plastic package assembly process and equipment as it is, and a semiconductor chip package using the lead frame.
도 1은 본 발명의 실시예에 따른 초박형 적층 반도체 칩 패키지의 단면도.1 is a cross-sectional view of an ultra-thin laminated semiconductor chip package according to an embodiment of the present invention.
도 2는 본 발명의 실시예에 따른 초박형 적층 반도체 칩 패키지에 사용되는 리드 프레임의 구조를 나타내는 평면도.2 is a plan view showing the structure of a lead frame used in an ultra-thin laminated semiconductor chip package according to an embodiment of the present invention.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 초박형 적층 패키지의 제조 공정을 나타내는 단면도.3A to 3F are cross-sectional views illustrating a manufacturing process of an ultra-thin laminated package according to an embodiment of the present invention.
도 4는 본 발명의 다른 실시예에 따른 초박형 적층 반도체 칩 패키지에 사용되는 리드 프레임의 구조를 보여주는 평면도.4 is a plan view showing a structure of a lead frame used in an ultra-thin laminated semiconductor chip package according to another embodiment of the present invention.
도 5는 본 발명의 또 다른 실시예에 따른 내부 리드 일부가 노출된 초박형 적층 반도체 칩 패키지의 부분 단면도.5 is a partial cross-sectional view of an ultra-thin multilayer semiconductor chip package with a portion of an inner lead exposed according to another exemplary embodiment of the present invention.
도 6은 본 발명의 또 다른 실시예에 따른 내부 리드 일부가 노출된 초박형 적층 반도체 칩 패키지의 부분 단면도.6 is a partial cross-sectional view of an ultra-thin laminated semiconductor chip package with a portion of an inner lead exposed according to another exemplary embodiment of the present invention.
도 7은 본 발명의 또 다른 실시예에 따른 굴곡 내부 리드를 갖는 초박형 적층 반도체 칩 패키지의 단면도.7 is a cross-sectional view of an ultra-thin laminated semiconductor chip package having a curved inner lead in accordance with another embodiment of the present invention.
도 8은 본 발명의 또 다른 실시예에 따른 굴곡 내부 리드를 갖는 초박형 적층 반도체 칩 패키지에 사용되는 리드 프레임의 구조를 보여주는 평면도.8 is a plan view showing a structure of a lead frame used in an ultra-thin laminated semiconductor chip package having a curved inner lead according to another embodiment of the present invention.
도 9는 본 발명에 따른 초박형 적층 반도체 칩 패키지를 TSOP (Thin Small Outline package) 형태로 구현한 예를 나타내는 사시도.FIG. 9 is a perspective view illustrating an example in which an ultra-thin multilayer semiconductor chip package according to the present invention is implemented in the form of a thin small outline package (TSOP). FIG.
도 10은 본 발명에 따른 초박형 적층 반도체 칩 패키지를 또 다른 TSOP로 구현한 예를 나타내는 사시도.10 is a perspective view showing an example in which the ultra-thin multilayer semiconductor chip package according to the present invention is implemented with another TSOP.
도 11은 본 발명에 따른 초박형 적층 반도체 칩 패키지를 PLCC (Plastic Leaded Chip Carrier) 형태로 구현한 예를 나타내는 사시도.FIG. 11 is a perspective view illustrating an example in which an ultra-thin multilayer semiconductor chip package according to the present invention is implemented in a PLCC (Plastic Leaded Chip Carrier) form. FIG.
도 12는 본 발명에 따른 초박형 적층 반도체 칩 패키지를 PQFP (Plastic Quad FlatPack) 형태로 구현한 예를 나타내는 사시도.12 is a perspective view illustrating an example in which an ultra-thin multilayer semiconductor chip package according to the present invention is implemented in the form of a plastic quad flat pack (PQFP).
도 13은 본 발명에 따른 초박형 적층 반도체 칩 패키지를 여러 개 적층한 패키지 적층 구조예를 나타내는 도면.Fig. 13 is a diagram showing a package stacking structure example in which several ultra-thin stacked semiconductor chip packages according to the present invention are stacked.
도 14는 본 발명에 따른 초박형 적층 반도체 칩 패키지를 여러 개 적층한 패키지 적층 구조의 또 다른 예를 나타내는 도면.14 is a view showing another example of a package stack structure in which several ultra-thin stacked semiconductor chip packages according to the present invention are stacked.
<도면의 주요 부호에 대한 설명><Description of Major Symbols in Drawing>
10: 초박형 적층 반도체 칩 패키지20: 리드 프레임 (lead frame)10: ultra-thin multilayer semiconductor chip package 20: lead frame
21: 다운셋 다이 패드 (downset die pad)21: downset die pad
23: 업셋 다이 패드 (upset die pad)23: upset die pad
25: 내부 리드 (inner lead)27: 외부 리드 (outer lead)25: inner lead 27: outer lead
30, 40: 반도체 칩31, 35: 타이바 (tie bar)30, 40: semiconductor chip 31, 35: tie bar
33: 하향 굴곡부37: 상향 굴곡부33: downward bend 37: upward bend
39: 댐바 (dam bar)50: 패키지 몸체39: dam bar 50: package body
60: 본딩 와이어 (bonding wire)70: 사이드 레일 (side rail)60: bonding wire 70: side rail
80: 접착제90: 노출형 리드80: adhesive 90: exposed lead
이러한 목적을 달성하기 위해, 본 발명에 따른 리드 프레임은 복수의 반도체 칩이 부착되는 다이 패드 또는 리드부가 수직 공간에서 서로 다른 위치에 배치됨과 동시에 수평 공간에서도 서로 중첩되지 않도록 이격부를 사이에 두고 서로 떨어져 배치되어 있다. 따라서, 이격부에 존재하는 여유 공간에 복수의 반도체 칩이 서로 겹치도록 배치함으로써, 칩 부착물(다이 패드 또는 리드부)에 따른 두께 증가를 피할 수 있다.In order to achieve this object, the lead frame according to the present invention is spaced apart from each other so that the die pads or lead portions to which the plurality of semiconductor chips are attached are disposed at different positions in the vertical space and are not overlapped with each other in the horizontal space. It is arranged. Therefore, by arranging the plurality of semiconductor chips to overlap each other in the free space existing in the separation portion, it is possible to avoid the increase in thickness due to the chip deposit (die pad or lead portion).
본 발명의 제1 실시예에 따른 리드 프레임은 제1 반도체 칩이 부착되는 제1 다이 패드와, 상기 제1 다이 패드와 기계적으로 연결되어 제1 다이 패드를 고정시키는 제1 타이바와, 제2 반도체 칩이 부착되는 제2 다이 패드와, 상기 제2 다이 패드와 기계적으로 연결되어 제2 다이 패드를 고정시키는 제2 타이바와, 상기 제1 다이 패드와 제2 다이 패드 둘레에 배치되며 상기 제1 반도체 칩, 제2 반도체 칩과 전기적으로 연결되는 복수의 리드를 포함하며, 상기 제1 타이바는 하향 굴곡부를 포함하고, 제2 타이바는 상향 굴곡부를 포함하며, 상기 제1 다이 패드와 제2 다이 패드는 서로 중첩되지 않도록 이격부를 사이에 두고 떨어져 있어서 상기 제1 반도체 칩과 제2 반도체 칩이 상기 이격부에서 서로 겹치도록 상기 제1 다이 패드와 제2 다이 패드가 배치되어 있는 것을 특징으로 한다.A lead frame according to a first embodiment of the present invention includes a first die pad to which a first semiconductor chip is attached, a first tie bar mechanically connected to the first die pad to fix the first die pad, and a second semiconductor. A second die pad to which a chip is attached, a second tie bar mechanically connected to the second die pad to fix the second die pad, and disposed around the first die pad and the second die pad, wherein the first semiconductor And a plurality of leads electrically connected to a chip, a second semiconductor chip, wherein the first tie bar includes a downward bend, the second tie bar includes an upward bend, and the first die pad and the second die. The pads are spaced apart from each other so as not to overlap each other so that the first die pad and the second die pad are disposed so that the first semiconductor chip and the second semiconductor chip overlap each other at the separation part. It characterized.
본 발명의 실시예에서, 상기 하향 굴곡부와 상향 굴곡부의 크기는 제1 다이 패드의 칩 부착면과 제2 다이 패드의 칩 부착면이 동일한 높이에 배치되도록 설정되는데, 예컨대 그 크기가 리드 프레임 두께의 ½인 것이 바람직하다.In an embodiment of the present invention, the size of the downward bend and the upward bend is set such that the chip attaching surface of the first die pad and the chip attaching surface of the second die pad are arranged at the same height, for example, the size of the lead frame thickness is equal to the lead frame thickness. Preferably ½.
본 발명의 다른 실시예에 따른 리드 프레임은 제1 반도체 칩이 부착되는 제1 다이 패드와, 상기 제1 다이 패드와 기계적으로 연결되어 제1 다이 패드를 고정시키는 제1 타이바와, 제2 반도체 칩이 부착되는 제2 다이 패드와, 상기 제2 다이 패드와 기계적으로 연결되어 제2 다이 패드를 고정시키는 제2 타이바와, 상기 제1 다이 패드와 제2 다이 패드 둘레에 배치되며 상기 제1 반도체 칩, 제2 반도체 칩과 전기적으로 연결되는 복수의 리드를 포함하며, 상기 제1 타이바는 제1층 상향 굴곡부를 포함하고, 제2 타이바는 제2층 상향 굴곡부를 포함하며, 상기 제1 다이 패드와 제2 다이 패드는 서로 중첩되지 않도록 이격부를 사이에 두고 떨어져 있어서 상기 제1 반도체 칩과 제2 반도체 칩이 상기 이격부에서 서로 겹치도록 상기 제1 다이 패드와 제2 다이 패드가 배치되어 있고, 상기 복수의 리드는 상기 제1 다이 패드보다 더 아래쪽에 배치되는 것을 특징으로 한다. 이 실시예에서, 복수의 리드는 패키지 몸체 외부로 노출되어 패키지의 외부 전기 접속 단자 역할을 한다.According to another exemplary embodiment of the present invention, a lead frame includes a first die pad to which a first semiconductor chip is attached, a first tie bar mechanically connected to the first die pad to fix the first die pad, and a second semiconductor chip. A second die pad to be attached, a second tie bar mechanically connected to the second die pad to fix the second die pad, and disposed around the first die pad and the second die pad and disposed in the first semiconductor chip. And a plurality of leads electrically connected to a second semiconductor chip, wherein the first tie bar includes a first layer upward bend, the second tie bar includes a second layer upward bend, and the first die The first die pad and the second die pad are disposed such that the pad and the second die pad are spaced apart from each other so as not to overlap each other so that the first semiconductor chip and the second semiconductor chip overlap each other at the separation portion. Air, and the plurality of leads is characterized in that it is disposed further downward than the first die pad. In this embodiment, the plurality of leads are exposed outside the package body to serve as external electrical connection terminals of the package.
본 발명의 또 다른 실시예에 따른 리드 프레임은 제1 반도체 칩이 그 활성면이 위쪽을 향하도록 상향 부착되며 상기 제1 반도체 칩과 전기적으로 연결되는 제1 복수의 리드부와, 제2 반도체 칩이 그 활성면이 아래쪽을 향하도록 하향 부착되며 상기 제2 반도체 칩과 전기적으로 연결되는 제2 복수의 리드부와, 상기 제1 복수의 리드부 각각은 하향 굴곡부를 포함하고, 제2 복수의 리드부 각각은 상향 굴곡부를 포함하며, 상기 제1 복수의 리드부와 제2 복수의 리드부는 서로 중첩되지 않도록 이격부를 사이에 두고 떨어져 있어서 상기 제1 반도체 칩과 제2 반도체 칩이 상기 이격부에서 서로 겹치도록 상기 제1 리부와 제2 리드부가 배치되어 있다.According to another exemplary embodiment of the present invention, a lead frame includes a first plurality of lead parts, in which a first semiconductor chip is upwardly attached such that an active surface thereof is upward, and electrically connected to the first semiconductor chip, and a second semiconductor chip. A second plurality of lead portions attached downwardly with the active surface thereof downward and electrically connected to the second semiconductor chip, each of the first plurality of lead portions including a downward curved portion, and a second plurality of leads Each of the portions includes an upward bent portion, wherein the first plurality of lead portions and the second plurality of lead portions are separated from each other so as not to overlap each other so that the first semiconductor chip and the second semiconductor chip are separated from each other at the spacer portion. The first reed portion and the second lead portion are disposed so as to overlap.
본 발명의 또 다른 실시예에 따른 반도체 칩 패키지는 복수의 반도체 칩이 적층되며 상기 반도체 칩을 기계적으로 보호하고 외부와 전기적 연결 통로를 제공하는 적층 반도체 칩 패키지로서, 리드 프레임과 패키지 몸체를 포함하며, 상기 리드 프레임은, 제1 반도체 칩이 부착되는 제1 다이 패드와, 상기 제1 다이 패드와 기계적으로 연결되어 제1 다이 패드를 고정시키는 제1 타이바와, 제2 반도체 칩이 부착되는 제2 다이 패드와, 상기 제2 다이 패드와 기계적으로 연결되어 제2 다이 패드를 고정시키는 제2 타이바와, 상기 제1 다이 패드와 제2 다이 패드 둘레에 배치되며 상기 제1 반도체 칩, 제2 반도체 칩과 전기적으로 연결되는 복수의 리드를 포함하며, 상기 제1 타이바는 제1 굴곡부를 포함하고, 제2 타이바는 제2 굴곡부를 포함하며, 상기 제1 다이 패드와 제2 다이 패드는 서로 중첩되지 않도록 이격부를사이에 두고 떨어져 있어서 상기 제1 반도체 칩과 제2 반도체 칩이 상기 이격부에서 서로 겹치도록 상기 제1 다이 패드와 제2 다이 패드가 배치되어 있으며, 상기 복수의 리드와 반도체 칩을 전기적으로 연결하는 본딩 와이어와, 상기 패키지 몸체는 반도체 칩을 보호하는 몰딩 수지로 이루어진 것을 특징으로 한다.A semiconductor chip package according to another embodiment of the present invention is a multilayer semiconductor chip package in which a plurality of semiconductor chips are stacked and mechanically protect the semiconductor chip and provide an electrical connection path with an external device. The semiconductor chip package includes a lead frame and a package body. The lead frame may include a first die pad to which a first semiconductor chip is attached, a first tie bar mechanically connected to the first die pad to fix the first die pad, and a second semiconductor chip to which the second semiconductor chip is attached. A die pad, a second tie bar mechanically connected to the second die pad to fix a second die pad, and disposed around the first die pad and the second die pad, the first semiconductor chip and the second semiconductor chip. And a plurality of leads electrically connected to the first tie bar, wherein the first tie bar includes a first bent portion, the second tie bar includes a second bent portion, and the first die pad. The first die pad and the second die pad are disposed so that the second die pad is spaced apart from each other so as not to overlap each other so that the first semiconductor chip and the second semiconductor chip overlap each other at the separation part. A bonding wire for electrically connecting the plurality of leads and the semiconductor chip, and the package body is made of a molding resin for protecting the semiconductor chip.
본 발명에 따른 적층 반도체 칩 패키지는 TSOP, PLCC, PQFP 형태로 구현되며, 패키지 낱개로 회로 기판에 실장될 수도 있고, 복수의 적층 패키지를 다시 적층하여 회로 기판에 실장할 수도 있다.The stacked semiconductor chip package according to the present invention may be implemented in the form of TSOP, PLCC, PQFP, may be mounted on a circuit board as a single package, or may be stacked on the circuit board by stacking a plurality of stacked packages again.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.
실시예Example
도 1 및 도 2는 본 발명의 제1 실시예에 따른 초박형 적층 반도체 칩 패키지 및 이에 적용되는 리드 프레임의 구조를 나타낸다. 제1 실시예에서는 굴곡된 구조의 다이 패드를 사용한다.1 and 2 illustrate a structure of an ultra-thin multilayer semiconductor chip package and a lead frame applied thereto according to a first embodiment of the present invention. In the first embodiment, a die pad having a curved structure is used.
초박형 적층 반도체 칩 패키지(10)는 리드 프레임(20)과 복수의 반도체 칩 즉, 상부 반도체 칩(30)과 하부 반도체 칩(40) 및 패키지 몸체(50)를 포함한다. 리드 프레임(20)은 상부 반도체 칩(30)이 부착되는 제1 다이 패드(21)와 하부 반도체 칩(40)이 부착되는 제2 다이 패드(23) 및 다이 패드(21, 23) 둘레에 배치된 복수의 리드(25)를 포함한다. 제1 반도체 칩(30)은 활성면이 위쪽을 향하도록 제1 다이 패드(21)에 전면 접착되고, 제2 반도체 칩(40)은 활성면이 아래쪽을 향하도록 제2 다이 패드(23)에 후면 접착된다.The ultra-thin stacked semiconductor chip package 10 includes a lead frame 20 and a plurality of semiconductor chips, that is, an upper semiconductor chip 30, a lower semiconductor chip 40, and a package body 50. The lead frame 20 is disposed around the first die pad 21 to which the upper semiconductor chip 30 is attached, the second die pad 23 to which the lower semiconductor chip 40 is attached, and the die pads 21 and 23. A plurality of leads 25. The first semiconductor chip 30 is completely adhered to the first die pad 21 with the active surface facing upward, and the second semiconductor chip 40 is attached to the second die pad 23 with the active surface facing downward. The back is glued.
리드(25)는 패키지 몸체(50) 내부에 밀봉되므로 내부 리드라 하는데, 이것은외부 리드(27)와 일체형으로 연결되어 있다. 내부 리드(25)와 외부 리드(27)는 도 2에 도시한 것처럼 댐바(39; dam bar)에 의해 리드 프레임의 사이드 레일(70; side rail)에 연결되어 있다. 댐바(39)는 예컨대, 에폭시 몰딩 수지로 패키지 몸체(50)를 형성한 다음 내부 리드와 외부 리드의 연결 부분을 제외하고는 절단되어 제거된다. 내부 리드(25)는 금 또는 알루미늄으로 된 금속 와이어(60)에 의해 반도체 칩의 전극 패드(32, 42)와 전기적으로 연결된다.Since the lid 25 is sealed inside the package body 50, it is called an inner lead, which is integrally connected to the outer lead 27. The inner lead 25 and the outer lead 27 are connected to the side rails 70 of the lead frame by dam bars 39 as shown in FIG. The dam bar 39 is formed, for example, by forming the package body 50 with epoxy molding resin, and then cut and removed except for the connection portion between the inner lead and the outer lead. The inner lead 25 is electrically connected to the electrode pads 32 and 42 of the semiconductor chip by a metal wire 60 made of gold or aluminum.
도 2에 도시한 것처럼, 다이 패드(21, 23)는 각각 타이바(31, 35)에 의해 리드 프레임의 사이드 레일(70)에 연결되어 있다. 본 발명의 제1 실시예에 따르면, 제1 다이 패드(21)를 사이드 레일(70)에 연결시켜 고정 지지하는 제1 타이바(31)는 하향 굴곡부(33)를 포함하고 제2 다이 패드(23)를 사이드 레일(70)에 연결시켜 고정 지지하는 제2 타이바(33)는 상향 굴곡부(37)를 포함한다. 여기서, 하향과 상향의 기준은 도 1에 도시한 단면도에서 수직 방향이다. 따라서, 하향 굴곡부(33)를 갖는 제1 타이바(31)와 연결된 제1 다이 패드(21)는 내부 리드(25)보다 아래쪽에 배치되고, 이와 반대로 제2 다이 패드(23)는 상향 굴곡부(37)에 의해 내부 리드(25)보다 위쪽에 배치된다. 따라서, 제1 다이 패드(21)는 다운셋 다이 패드(downset die pad), 제2 다이 패드(23)는 업셋 다이 패드(upset die pad)라고도 한다.As shown in Fig. 2, the die pads 21 and 23 are connected to the side rails 70 of the lead frame by tie bars 31 and 35, respectively. According to the first embodiment of the present invention, the first tie bar 31 for fixing and supporting the first die pad 21 to the side rail 70 includes a downward curved portion 33 and a second die pad ( The second tie bar 33, which is connected to and fixed to the side rails 70, includes an upward bend 37. Here, the reference of the downward and upward direction is the vertical direction in the cross-sectional view shown in FIG. Accordingly, the first die pad 21 connected to the first tie bar 31 having the downward curved portion 33 is disposed below the inner lead 25, and on the contrary, the second die pad 23 has the upward curved portion ( 37) is disposed above the inner lead 25. Accordingly, the first die pad 21 may also be referred to as a downset die pad, and the second die pad 23 may be referred to as an upset die pad.
하향 굴곡부(33)와 상향 굴곡부(37)의 크기는 제1 다이 패드(21)의 상부면(칩 부착면)과 제2 다이 패드(23)의 하부면(칩 부착면)이 동일한 수직 공간에 배치되도록 설정하는 것이 바람직하다. 예컨대, 굴곡부(33, 37)의 크기는 동일한 것이바람직하며, 리드 프레임 두께의 절반(½)인 것이 더 바람직하다. 굴곡부(33, 37)의 크기가 리드 프레임 두께의 ½이 되면, 반도체 칩을 포함한 구조를 패키지 몸체(50)의 중앙에 배치할 수 있다. 이것은 전면 접착 반도체 칩과 후면 접착 반도체 칩을 모두 사용하는 실시예의 경우, 적층 패키지의 두께 감소를 최적화할 수 있다는 장점이 있다. 또한, 패키지 몸체(50)를 형성하는 주입 성형 공정에서 높은 압력의 성형 수지에 의한 불량(예컨대, 칩 어긋남, 본딩 와이어 스위핑 등)을 줄일 수 있다.The size of the downward curved portion 33 and the upward curved portion 37 is such that the upper surface (chip attaching surface) of the first die pad 21 and the lower surface (chip attaching surface) of the second die pad 23 are in the same vertical space. It is desirable to set it to be arranged. For example, the sizes of the bends 33 and 37 are preferably the same, and more preferably half of the lead frame thickness. When the sizes of the bends 33 and 37 become ½ of the lead frame thickness, the structure including the semiconductor chip may be disposed in the center of the package body 50. This has the advantage that the thickness reduction of the laminated package can be optimized in the case of using both the front adhesive semiconductor chip and the back adhesive semiconductor chip. In addition, in the injection molding process for forming the package body 50, defects (eg, chip misalignment, bonding wire sweeping, etc.) due to high-pressure molding resin can be reduced.
본 발명에서 다운셋 다이 패드(21)와 업셋 다이 패드(23)는 서로 다른 높이(수직 위치)에 배치됨과 동시에 수평 공간에 대해서도 서로 중첩되지 않도록 이격부를 사이에 두고 떨어져 배치되어 있다. 따라서, 각각의 다이 패드(21, 23)에 부착되는 복수의 반도체 칩이 상기 이격부에서 서로 겹치도록 배치함으로써 다이 패드의 두께가 최종 적층 패키지 두께에 영향을 미치지 않도록 할 수 있다. 두께가 0.1㎜인 2개의 반도체 칩(30, 40)을 사용하고, 두께가 0.125㎜인 리드 프레임을 사용할 경우, 와이어 루프 0.10 ~ 0.13㎜를 감안하면 적층 패키지의 전체 두께를 0.55 ~ 0.70㎜로 유지할 수 있다.In the present invention, the downset die pad 21 and the upset die pad 23 are disposed at different heights (vertical positions) and are spaced apart from each other so as not to overlap each other in the horizontal space. Therefore, the plurality of semiconductor chips attached to the die pads 21 and 23 may be disposed to overlap each other at the spaced portions so that the thickness of the die pad does not affect the final laminated package thickness. When using two semiconductor chips 30 and 40 having a thickness of 0.1 mm and a lead frame having a thickness of 0.125 mm, the overall thickness of the laminated package is maintained at 0.55 to 0.70 mm in consideration of 0.10 to 0.13 mm of wire loops. Can be.
본 발명에서 적층되는 복수의 반도체 칩은 기능이 동일한 반도체 칩일 수도 있고, 별개의 반도체 칩[예컨대, SRAM(Static Random Access Memory)과 플래시 메모리(flash memory)]일 수도 있다. 동일한 기능의 반도체 칩을 사용할 경우, 후면 접착 반도체 칩은 전면 접착 반도체 칩의 대칭칩(mirror chip)이다.The plurality of semiconductor chips stacked in the present invention may be semiconductor chips having the same function or may be separate semiconductor chips (for example, static random access memory (SRAM) and flash memory). When using a semiconductor chip of the same function, the back adhesive semiconductor chip is a mirror chip of the front adhesive semiconductor chip.
리드 프레임(20)은 구리 합금 또는 철계 합금으로 이루어지며, 리드 프레임을 구성하는 다이 패드(21, 23)와 리드(25, 27)의 두께는 모두 동일하다. 본딩 와이어(60)가 본딩되는 리드 영역에 Ag, Au, Pd 등의 금속 도금을 실시하여 본딩성을 향상시킬 수 있다.The lead frame 20 is made of a copper alloy or an iron-based alloy, and the thicknesses of the die pads 21 and 23 and the leads 25 and 27 constituting the lead frame are the same. Bonding properties may be improved by performing metal plating such as Ag, Au, or Pd on the lead region to which the bonding wire 60 is bonded.
본 발명의 제1 실시예에 따르면 제1 다이 패드(21)와 제2 다이 패드(23)는 도 2에 나타낸 것처럼, 반도체 칩(30, 40)의 측면을 따라 일자형으로 구성되며 서로 평행하게 배치되어 있고, 이러한 제1 다이 패드(21) 둘레에 배치된 복수의 리드부와 제2 다이 패드(23) 둘레에 배치된 복수의 리드부는 서로 대칭으로 배치되어 있다. 이러한 리드 프레임 구조는 패키지를 예컨대, TSOP (Thin Small Outline Package) 유형으로 구현하는 데에 사용될 수 있다.According to the first embodiment of the present invention, the first die pad 21 and the second die pad 23 are linearly formed along side surfaces of the semiconductor chips 30 and 40 and arranged in parallel with each other, as shown in FIG. 2. The plurality of leads arranged around the first die pad 21 and the plurality of leads arranged around the second die pad 23 are arranged symmetrically with each other. This lead frame structure can be used to implement a package, for example, in a Thin Small Outline Package (TSOP) type.
한편, 도 4에 도시한 것처럼, 제1 다이 패드(21a)와 제2 다이 패드(23a)를 기역자 형태로 구성하고, 복수의 리드부를 각각의 다이 패드(21a, 23a) 둘레에 배치함으로써, 리드가 반도체 칩의 4개의 면에 모두 배열되도록 할 수 있다. 이 실시예는 예컨대, QFP (Quad Flat Package) 유형의 적층 패키지를 구현하는 데에 적합하다.On the other hand, as shown in Fig. 4, the first die pad 21a and the second die pad 23a are configured in a transverse form, and a plurality of lead portions are arranged around the respective die pads 21a and 23a, thereby providing a lead. Can be arranged on all four sides of the semiconductor chip. This embodiment is suitable for implementing a stacked package of, for example, a Quad Flat Package (QFP) type.
도 3a 내지 도 3f는 본 발명에 따른 적층 패키지의 제조 공정을 나타낸다.3a to 3f show the manufacturing process of the laminated package according to the present invention.
도 3a를 참조하면, 다운셋 다이 패드(21)와 업셋 다이 패드(23) 및 내부 리드(25) 패턴을 갖는 리드 프레임을 준비한다. 도 3b에 도시한 것처럼, 다운셋 다이 패드(21)에 부착될 상부 반도체 칩(30)의 밑면에 필름형 접착제(82)를 붙이고 다운셋 다이 패드(21)에 반도체 칩(30)을 부착한다.Referring to FIG. 3A, a lead frame having a downset die pad 21, an upset die pad 23, and an internal lead 25 pattern is prepared. As shown in FIG. 3B, a film adhesive 82 is attached to the bottom surface of the upper semiconductor chip 30 to be attached to the downset die pad 21, and the semiconductor chip 30 is attached to the downset die pad 21. .
도 3c에서, 하부 반도체 칩(40)의 밑면에 필름형 접착제(84)를 붙이고, 하부반도체 칩(40)의 활성면이 아래로 향하도록 한 상태에서 업셋 다이 패드(23)에 부착한다. 상부 반도체 칩(30)과 하부 반도체 칩(40)을 본딩 와이어(60)에 의해 내부 리드(25)에 전기적으로 연결한다 (도 3d). 이때, 상부 반도체 칩(30)과 하부 반도체 칩(40)은 접착제(82, 84)에 의해 일부 접촉된다. 도 3e에서, 반도체 칩(30, 40)과 내부 리드(25)를 예컨대, 에폭시 몰딩 수지(50; EMC, Epoxy Molding Compound)로 봉지하여 패키지 몸체를 형성한다.In FIG. 3C, a film adhesive 84 is attached to the bottom surface of the lower semiconductor chip 40 and attached to the upset die pad 23 with the active surface of the lower semiconductor chip 40 facing down. The upper semiconductor chip 30 and the lower semiconductor chip 40 are electrically connected to the inner lead 25 by the bonding wire 60 (FIG. 3D). At this time, the upper semiconductor chip 30 and the lower semiconductor chip 40 are partially contacted by the adhesives 82 and 84. In FIG. 3E, the semiconductor chips 30 and 40 and the inner lead 25 are encapsulated with, for example, epoxy molding resin (EMC) to form a package body.
마지막으로, 도 3f에 도시한 것처럼, 패키지 몸체(50) 밖으로 돌출된 외부 리드(27)를 적절한 형태, 예컨대 갈매기 날개(gullwing) 형태로 절곡한다.Finally, as shown in FIG. 3F, the outer lid 27 protruding out of the package body 50 is bent into a suitable shape, such as a gullwing shape.
도 5는 본 발명의 다른 실시예에 따른 초박형 적층 패키지의 단면도이다.5 is a cross-sectional view of an ultra-thin laminated package according to another embodiment of the present invention.
이 실시예에서는, 리드(90)가 패키지 몸체(50)의 밑면(52)을 통해 외부로 노출된 구조를 가진다. 이러한 구조는 반도체 칩(30, 40)이 고주파 예컨대, 2 ~ 8㎓로 동작하는 경우 자체 인덕턴스(self inductance)에 의한 잡음의 영향을 줄이는 데에 유리하다. 즉, 패키지 몸체 밑면(52)을 통해 노출된 리드부(90)가 외부 전기 접속 단자 역할을 하기 때문에, 별도의 외부 리드를 사용하는 것 보다는 신호 전달 길이(반도체 칩에서 외부 전기 접속 단자까지의 길이)가 짧이지므로 고주파 특성이 개선된다.In this embodiment, the lid 90 has a structure exposed to the outside through the bottom 52 of the package body 50. This structure is advantageous in reducing the influence of noise due to self inductance when the semiconductor chips 30 and 40 operate at high frequencies, for example, 2 to 8 kHz. That is, since the lead 90 exposed through the bottom of the package body 52 serves as an external electrical connection terminal, the signal transmission length (the length from the semiconductor chip to the external electrical connection terminal) rather than using a separate external lead. Since the length is short, high frequency characteristics are improved.
리드는 본딩 와이어가 실제로 본딩되는 본딩부(92)와 리드 본체부(90)를 포함하는데, 본딩부(92)의 두께는 리드 본체부(90) 두께의 ½인 것이 바람직하다. 본딩부(92)와 본체부(90)의 두게를 다르게 하면, 패키지 몸체(50)를 형성하는 수지 성형 공정에서 주입되는 몰딩 수지가 본딩부(92) 아래쪽을 채워 리드부를 고정시키므로, 몰딩 수지와 리드 프레임 사이의 접착력이 좋아진다.The lead includes a bonding portion 92 and a lead body portion 90 to which a bonding wire is actually bonded, and the thickness of the bonding portion 92 is preferably ½ of the thickness of the lead body portion 90. When the thickness of the bonding portion 92 and the main body portion 90 is different, the molding resin injected in the resin molding process of forming the package body 50 fills the lower portion of the bonding portion 92 to fix the lead portion. The adhesion between the lead frames is improved.
이 실시예에서 상부 반도체 칩(30)이 부착되는 제1 다이 패드(21a)는 제1층 상향 굴곡부를 갖는 제1 타이바와 연결되어 있고, 하부 반도체 칩(40)이 부착되는 제2 다이 패드(23a)는 제2층 상향 굴곡부를 갖는 제2 타이바와 연결되어 있다. 도 1 및 도 2에 나타낸 실시예와 마찬가지로, 제1 다이 패드(21a)와 제2 다이 패드(23a)는 서로 다른 수직 공간을 차지함과 동시에 수평 공간에 대해서도 서로 중첩되지 않도록 이격부를 사이에 두고 떨어져 있어서 상부 반도체 칩(30)과 하부 반도체 칩(40)이 상기 이격부에서 일부 겹친 상태로 배치된다. 제1 다이 패드(21a)와 제2 다이 패드(23a)는 리드부(90)보다 더 위쪽에 배치되며, 제1층 굴곡부의 크기는 제2층 굴곡부의 크기보다 더 작다. 상기 굴곡부의 크기는 제1 다이 패드(21a)의 상부면(칩 부착면)과 제2 다이 패드(23a)의 하부면(칩 부착면)이 동일한 높이에 배치되도록 설정하는 것이 바람직하다.In this embodiment, the first die pad 21a to which the upper semiconductor chip 30 is attached is connected to the first tie bar having the first layer upward bend, and the second die pad to which the lower semiconductor chip 40 is attached ( 23a) is connected with a second tie bar having a second layer upward bend. 1 and 2, the first die pad 21a and the second die pad 23a occupy different vertical spaces and are spaced apart from each other so as not to overlap each other in the horizontal space. In this case, the upper semiconductor chip 30 and the lower semiconductor chip 40 are partially overlapped with each other in the separation part. The first die pad 21a and the second die pad 23a are disposed above the lead portion 90, and the size of the first layer bend is smaller than the size of the second layer bend. The size of the bent portion is preferably set such that the upper surface (chip attaching surface) of the first die pad 21a and the lower surface (chip attaching surface) of the second die pad 23a are arranged at the same height.
한편, 도 5의 실시예에서 리드부의 구조를 변형시켜 구현하는 것도 가능한데, 도 6은 본 발명의 또 다른 실시예에 따른 초박형 적층 패키지의 단면도이다.On the other hand, in the embodiment of Figure 5 may be implemented by modifying the structure of the lead portion, Figure 6 is a cross-sectional view of an ultra-thin laminated package according to another embodiment of the present invention.
이 실시예에서, 내부 리드는 본딩 와이어가 실제로 본딩되는 본딩부(98), 굴곡부(97) 및 리드 본체부(95)를 포함한다. 굴곡부(97)는 본딩부(98)가 내부 리드 본체부(95)보다 위쪽으로 올라가도록 상향 굴곡되어 있다. 리드 본체부(95)는 패키지 몸체(50)의 밑면(52)을 통해 외부로 누출되어 있으므로, 고주파 특성이 우수하며 굴곡부(97)의 크기는 리드부와 몰딩 수지의 결합력을 높여준다. 굴곡부(97)의 크기는 적층 패키지의 전체 두게 및 와이어 스위핑을 고려하여 적절하게 조절할 수있다.In this embodiment, the inner lead includes a bonding portion 98, a bend portion 97 and a lead body portion 95 to which the bonding wire is actually bonded. The bent part 97 is bent upward so that the bonding part 98 may be raised above the inner lead body part 95. Since the lead body portion 95 leaks to the outside through the bottom surface 52 of the package body 50, the high frequency characteristics are excellent and the size of the bent portion 97 increases the bonding force between the lead portion and the molding resin. The size of the bend 97 can be adjusted appropriately taking into account the overall thickness of the laminated package and the wire sweeping.
도 7은 본 발명의 또 다른 실시예에 따른 초박형 적층 패키지의 단면도이고, 도 8은 상기 실시예에 따른 패키지 소자에 사용되는 리드 프레임의 구조를 보여주는 평면도이다.7 is a cross-sectional view of an ultra-thin laminated package according to still another embodiment of the present invention, and FIG. 8 is a plan view showing a structure of a lead frame used in the package device according to the embodiment.
이 실시예에 따른 리드 프레임(200)은 별도의 다이 패드를 사용하지 않고 반도체 칩(30, 40)이 리드에 직접 부착되는 구조로서, LOC (Lead On Chip)과 COL (Chip On Lead)가 복합된 구조이다.The lead frame 200 according to this embodiment is a structure in which the semiconductor chips 30 and 40 are directly attached to the leads without using a separate die pad, and a lead on chip (LOC) and a chip on lead (COL) are composited. Structure.
리드 프레임(200)의 내부 리드(210)는 상부 반도체 칩(30)이 부착되는 제1 리드부(210a)와 하부 반도체 칩(40)이 부착되는 제2 리드부(210b)를 포함한다. 제1 리드부(210a)는 하향 굴곡부(215a)를 포함하고, 제2 리드부(210b)는 상향 굴곡부(215b)를 포함한다. 반도체 칩(30, 40)은 제1 리드부(210a)와 제2 리드부(210b)에 필름형 접착제(280)를 통해 부착된다. 반도체 칩(30, 40)의 전극 패드(32, 42)와 리드(210)는 본디 와이어(260)에 의해 전기적으로 연결된다. 리드 프레임(200)의 사이드 레일(270)에서 돌출된 타이바(230)는 패키지 몸체(250)를 형성하는 몰딩 수지에 의해 밀봉된다. 내부 리드(210)와 일체형으로 연결된 외부 리드(220)는 패키지 몸체(250) 밖으로 돌출되어 외부 소자(예컨대, 인쇄 회로 기판)에 접속 실장되기에 적합한 형태로 절곡된다.The inner lead 210 of the lead frame 200 includes a first lead portion 210a to which the upper semiconductor chip 30 is attached and a second lead portion 210b to which the lower semiconductor chip 40 is attached. The first lead portion 210a includes a downward curved portion 215a, and the second lead portion 210b includes an upward curved portion 215b. The semiconductor chips 30 and 40 are attached to the first lead portion 210a and the second lead portion 210b through the film adhesive 280. The electrode pads 32 and 42 and the leads 210 of the semiconductor chips 30 and 40 are electrically connected by the bond wires 260. The tie bar 230 protruding from the side rail 270 of the lead frame 200 is sealed by a molding resin forming the package body 250. The outer lead 220 integrally connected with the inner lead 210 may be bent into a shape suitable for protruding out of the package body 250 to be connected to an external element (eg, a printed circuit board).
본 발명에 따른 초박형 적층 반도체 칩 패키지는 여러 패키지 형태로 구현될 수 있는데, 예컨대, 도 9에 도시한 것처럼 패키지의 짧은 면을 따라 외부 리드가 돌출된 TSOP (Thin Small Outline package) 형태(JEDEC type 1)로 구현하거나, 도10에 도시한 것처럼 외부 리드가 패키지의 긴 면을 통해 돌출되도록 한 TSOP(JEDEC type 2)로 구현하거나, 도 11에 나타낸 바와 같이, PLCC (Plastic Leaded Chip Carrier) 형태, 또는 도 12에 나타낸 바와 같이 PQFP (Plastic Quad FlatPack) 형태로 구현할 수도 있다.The ultra-thin multilayer semiconductor chip package according to the present invention may be implemented in various package forms. For example, as shown in FIG. 9, a thin small outline package (TSOP) form in which external leads protrude along a short side of the package (JEDEC type 1) Or as shown in FIG. 10 or as a TSOP (JEDEC type 2) in which an external lead protrudes through the long side of the package, or as shown in FIG. 11, in the form of a plastic leaded chip carrier (PLCC), or As shown in FIG. 12, it may be implemented in the form of a plastic quad flat pack (PQFP).
지금까지 칩 적층형 패키지를 중심으로 본 발명의 실시예에 대해 설명하였지만, 도 13과 도 14에 도시한 것과 같이 칩 적층형 패키지 여러 개를 다시 적층함으로써 패키지 소자의 실장 밀도를 높일 수 있다.Although the embodiments of the present invention have been described with reference to the chip stack package, the mounting density of the package device can be increased by stacking several chip stack packages again as illustrated in FIGS. 13 and 14.
예를 들어서, 도 13에서 보는 것처럼, 상부 적층 패키지(10a)의 외부 리드(27a)를 하부 적층 패키지(10b)의 외부 리드(27b)보다 더 길게 돌출되도록 한 다음, 상하부 적층 패키지(10a, 10b)를 하나의 회로 기판(160)의 본딩 랜드(165; bonding land)에 본딩한다. 또는, 도 14에 도시한 것처럼, 하부 적층 패키지(10d)의 패키지 몸체 위쪽 둘레에 홈을 형성하여 패키지의 내부 리드를 외부로 노출되도록 한 다음, 상부 적층 패키지(10c)의 J자 모양의 구부러진 외부 리드(27c)가 하부 적층 패키지(10d)의 노출 리드부에 접촉되도록 하여 상하부 적층 패키지(10c, 10d)를 전기적으로 연결되도록 하는 것도 가능하다. 이렇게 적층된 패키지는 하부 패키지(10d)의 외부 리드(27d)를 인쇄 회로 기판(160)의 본딩 랜드(165)에 본딩함으로써 기판에 실장된다.For example, as shown in FIG. 13, the outer lead 27a of the upper laminated package 10a is protruded longer than the outer lead 27b of the lower laminated package 10b, and then the upper and lower laminated packages 10a and 10b. ) Is bonded to a bonding land 165 of one circuit board 160. Alternatively, as shown in FIG. 14, a groove is formed in the upper periphery of the package body of the lower laminated package 10d to expose the inner lid of the package to the outside, and then the J-shaped bent outer portion of the upper laminated package 10c. It is also possible for the lead 27c to contact the exposed lead portion of the lower laminated package 10d to electrically connect the upper and lower laminated packages 10c and 10d. The stacked package is mounted on the substrate by bonding the outer lead 27d of the lower package 10d to the bonding land 165 of the printed circuit board 160.
본 발명에 따르면 복수의 반도체 칩을 적층하면서도 전체 패키지의 두께를 줄일 수 있다. 또한, 리드 프레임을 구성하는 다이 패드의 수직 위치만을 변경함으로써 초박형 적층 패키지를 구현하기 때문에, 기존의 플라스틱 패키지 조립 공정에 사용되는 장비를 그대로 활용할 수 있다.According to the present invention, the thickness of the entire package can be reduced while stacking a plurality of semiconductor chips. In addition, by changing only the vertical position of the die pad constituting the lead frame to implement an ultra-thin laminated package, it is possible to utilize the equipment used in the existing plastic package assembly process.
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