KR20020058464A - A method for forming capacitor in semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 캐패시터 형성 공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly to a capacitor forming process in a semiconductor device manufacturing process.
반도체 메모리 소자의 고집적화에 따라 동일 레이아웃 면적에서 보다 큰 캐패시턴스를 확보하기 위한 노력이 계속되고 있다.As semiconductor memory devices become more integrated, efforts have been made to secure larger capacitances in the same layout area.
캐패시터의 캐패시턴스는 유전율(ε) 및 전극의 유효 표면적에 비례하고, 전극간 거리에 반비례하기 때문에, 종래에는 주로 캐패시터 전하저장 전극의 표면적을 확보하거나 유전체의 박막화로 전극간 거리를 최소화하는 방향으로 많은 연구가 진행되어 왔다. 그러나, 이 중 유전체의 박막화는 누설전류 증가를 수반하는 문제점이 있으며, 이에 따라 캐패시터 구조를 플라나 스택(Planar stack), 콘케이브(Concave), 실린더(cylinder)와 같은 3차원 구조로 형성하여 캐패시터의 유효 표면적을 증대시키는 방법을 주로 사용하여 왔다.Since the capacitance of the capacitor is proportional to the dielectric constant (ε) and the effective surface area of the electrode, and is inversely proportional to the distance between the electrodes, conventionally, the capacitance of the capacitor is mainly used to secure the surface area of the capacitor charge storage electrode or to minimize the distance between the electrodes by thinning the dielectric. Research has been ongoing. However, thinning of the dielectric has a problem of increasing leakage current. Accordingly, the capacitor structure is formed into a three-dimensional structure such as a planar stack, a concave, and a cylinder to form a capacitor. The method of increasing the effective surface area has been mainly used.
또한, 이러한 3차원 구조의 캐패시터의 적용과 함께 기존의 유전체 재료인 NO(nitride/oxide) 박막을 Ta205, BST, TaON, TaO 등의 고유전체 박막으로 대체하는 방향으로 개발이 진행되고 있다.In addition, with the application of the capacitor having a three-dimensional structure, development has been progressed to replace the NO (nitride / oxide) thin film, which is an existing dielectric material, with a high dielectric thin film such as Ta 2 0 5 , BST, TaON, TaO, and the like. .
한편, 전하저장 전극의 표면적을 확보하기 위한 노력의 일환으로 반구형실리콘그레인(hemispherical silicon grain) 기술이 제안되었는데, 반구형실리콘그레인은 비정질실리콘(amorphous silicon) 상태의 박막 상에 실리콘 씨드(seed)를 형성하고 고진공 어닐링(high vacuum annealing)을 실시하여 그레인을 성장시키는 공정을 통해 형성하고 있으며, 1.5배 이상의 전하저장 전극 표면적 증가 효과를 얻을 수 있다.On the other hand, in an effort to secure the surface area of the charge storage electrode, hemispherical silicon grain (hemispherical silicon grain) technology has been proposed, the hemispherical silicon grains to form a silicon seed (seed) on the thin film of amorphous silicon (amorphous silicon) state And it is formed through the process of growing the grain by high vacuum annealing (high vacuum annealing), it is possible to obtain an effect of increasing the surface area of the charge storage electrode more than 1.5 times.
그러나, 기존에 제안된 캐패시터는 유전체 박막의 종류와 관계 없이 하부전극(전하저장 전극)을 먼저 형성하고, 그 상부에 상부전극(플레이트 전극)을 덮는 구조로 형성되기 때문에 캐패시터 구조의 높이가 높은 경향이 있다.However, the conventionally proposed capacitor has a high tendency to have a high structure because the capacitor is formed to have a structure in which a lower electrode (charge storage electrode) is formed first and an upper electrode (plate electrode) is covered thereon regardless of the type of dielectric thin film. There is this.
이처럼 캐패시터 구조의 높이가 높으면 셀 영역과 주변회로 영역의 단차가 심화되어 후속 금속 콘택 공정시 마스크 공정을 어렵게 만들고, 층간절연막 식각 타겟을 증가시켜 공정 시간을 증가시키며, 금속 콘택 공정시 매립 특성을 확보하기 어려운 문제점이 있었다.As the height of the capacitor structure increases, the step difference between the cell region and the peripheral circuit region is increased, making the mask process difficult in subsequent metal contact processes, increasing the process time by increasing the interlayer dielectric etching target, and securing the buried characteristics during the metal contact process. There was a problem that was difficult to do.
한편, 종래기술에 따라 형성된 캐패시터는 전극의 공핍에 따른 동작 특성의 열화 문제를 가지고 있었다.On the other hand, the capacitor formed according to the prior art had a problem of deterioration of operating characteristics due to depletion of the electrode.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 특히 캐패시터 구조의 높이를 줄일 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object of the present invention is to provide a method of forming a capacitor of a semiconductor device, which can reduce the height of a capacitor structure.
또한, 본 발명은 전극의 공핍에 따른 동작 특성의 열화를 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.Another object of the present invention is to provide a method of forming a capacitor of a semiconductor device capable of preventing deterioration of operating characteristics due to depletion of an electrode.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 캐패시터 형성 공정도.1A to 1F are diagrams illustrating a capacitor formation process according to an embodiment of the present invention.
도 2는 본 발명에 따른 캐패시터의 레이아웃도.2 is a layout diagram of a capacitor according to the present invention;
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
14 : 플레이트 전극용 비정질실리콘막14 Amorphous Silicon Film for Plate Electrode
15 : 반구형실리콘그레인(HSG)15: Hemispherical Silicon Grain (HSG)
16 : 유전체 박막16: dielectric thin film
17 : 제1 전하저장 전극용 전도막17: conductive film for the first charge storage electrode
19 : 제2 전하저장 전극용 전도막19: conductive film for the second charge storage electrode
20 : 갭필 산화막20: gap fill oxide film
21 : 층간절연막21: interlayer insulating film
22 : 플레이트 전극용 금속막22: metal film for plate electrode
상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 반도체 소자의 캐패시터 형성방법은, 반도체 기판 상에 소정의 도전 구조 및 절연 구조를 구비한 하부층을 형성하는 제1 단계; 상기 하부층의 상기 절연 구조를 선택 식각하여 전하저장 전극 콘택홀을 형성하는 제2 단계; 상기 전하저장 전극 콘택홀 내에 콘택 플러그를 형성하는 제3 단계; 상기 제3 단계를 마친 전체 구조 상부에 희생막을 형성하는 제4 단계; 전하저장 전극 형성 영역의 상기 희생막을 선택 식각하여 홈을 형성하는 제5 단계; 상기 제5 단계를 마친 전체 구조 표면을 따라 플레이트 전극용 실리콘막 및 반구형실리콘그레인을 형성하는 제6 단계; 상기 플레이트 전극용 실리콘막 및 상기 반구형실리콘그레인에 질소계 이온을 주입하는 제7 단계; 상기 반구형실리콘그레인의 표면 프로파일을 따라 플레이트 전극용 금속막, 유전체 박막 및 제1 전하저장 전극용 전도막을 형성하는 제8 단계; 상기 제1 전하저장 전극용 전도막, 상기 유전체 박막, 상기 플레이트 전극용 금속막, 상기 반구형실리콘그레인 및 상기 플레이트 전극용 실리콘막을 에치백하여 이들이 상기 홈의 측벽 부분에 잔류되도록 하는 제9 단계; 셀 영역의 상기 희생막을 선택적으로 제거하는 제10 단계; 상기 제10 단계를 마친 전체 구조 상부에 제2 전하저장 전극용 전도막을 형성하는 제11 단계; 및 화학적·기계적 평탄화 공정을 통해 상기 제2 전하저장 전극용 전도막을 연마하여 단위 캐패시터를 정의하는 제12 단계를 포함하여 이루어진다.According to another aspect of the present invention, there is provided a method of forming a capacitor of a semiconductor device, the method including: forming a lower layer having a predetermined conductive structure and an insulating structure on a semiconductor substrate; Selectively etching the insulating structure of the lower layer to form a charge storage electrode contact hole; Forming a contact plug in the charge storage electrode contact hole; A fourth step of forming a sacrificial layer on the entire structure of the third step; A fifth step of forming a groove by selectively etching the sacrificial layer in the charge storage electrode formation region; A sixth step of forming a silicon film and a hemispherical silicon grain for the plate electrode along the entire structure surface of the fifth step; A seventh step of injecting nitrogen-based ions into the plate electrode silicon film and the hemispherical silicon grains; An eighth step of forming a metal film for a plate electrode, a dielectric thin film and a conductive film for a first charge storage electrode along the surface profile of the hemispherical silicon grain; A ninth step of etching back the conductive film for the first charge storage electrode, the dielectric thin film, the plate electrode metal film, the hemispherical silicon grain and the plate electrode silicon film so that they remain in the sidewall portion of the groove; Selectively removing the sacrificial layer in the cell region; An eleventh step of forming a conductive film for the second charge storage electrode on the entire structure after the tenth step; And a twelfth step of defining a unit capacitor by grinding the conductive film for the second charge storage electrode through a chemical and mechanical planarization process.
또한, 본 발명의 특징적인 반도체 소자의 캐패시터 형성방법은, 반도체 기판 상에 소정의 도전 구조 및 절연 구조를 구비한 하부층을 형성하는 제1 단계; 상기하부층의 상기 절연 구조를 선택 식각하여 전하저장 전극 콘택홀을 형성하는 제2 단계; 상기 전하저장 전극 콘택홀 내에 콘택 플러그를 형성하는 제3 단계; 상기 제3 단계를 마친 전체 구조 상부에 희생막을 형성하는 제4 단계; 전하저장 전극 형성 영역의 상기 희생막을 선택 식각하여 홈을 형성하는 제5 단계; 상기 제5 단계를 마친 전체 구조 표면을 따라 플레이트 전극용 실리콘막 및 반구형실리콘그레인을 형성하는 제6 단계; 상기 플레이트 전극용 실리콘막 및 상기 반구형실리콘그레인에 질소계 이온을 주입하는 제7 단계; 상기 반구형실리콘그레인 및 상기 플레이트 전극용 실리콘막을 에치백하여 이들이 상기 홈의 측벽에 잔류되도록 하는 제8 단계; 상기 제8 단계를 마친 전체 구조 표면의 프로파일을 따라 플레이트 전극용 금속막, 유전체 박막 및 제1 전하저장 전극용 전도막을 형성하는 제9 단계; 상기 제1 전하저장 전극용 전도막, 상기 유전체 박막, 상기 플레이트 전극용 금속막을 에치백하여 이들이 상기 홈의 측벽 부분에 잔류되도록 하는 제10 단계; 셀 영역의 상기 희생막을 선택적으로 제거하는 제10 단계; 상기 제10 단계를 마친 전체 구조 상부에 제2 전하저장 전극용 전도막을 형성하는 제11 단계; 및 화학적·기계적 평탄화 공정을 통해 상기 제2 전하저장 전극용 전도막을 연마하여 단위 캐패시터를 정의하는 제12 단계를 포함하여 이루어진다.In addition, a method of forming a capacitor of a semiconductor device characteristic of the present invention comprises: a first step of forming a lower layer having a predetermined conductive structure and an insulating structure on a semiconductor substrate; Selectively etching the insulating structure of the lower layer to form a charge storage electrode contact hole; Forming a contact plug in the charge storage electrode contact hole; A fourth step of forming a sacrificial layer on the entire structure of the third step; A fifth step of forming a groove by selectively etching the sacrificial layer in the charge storage electrode formation region; A sixth step of forming a silicon film and a hemispherical silicon grain for the plate electrode along the entire structure surface of the fifth step; A seventh step of injecting nitrogen-based ions into the plate electrode silicon film and the hemispherical silicon grains; An eighth step of etching back the hemispherical silicon grain and the silicon film for the plate electrode so that they remain on the sidewall of the groove; A ninth step of forming a metal film for a plate electrode, a dielectric thin film and a conductive film for a first charge storage electrode along a profile of the entire structure surface after the eighth step; A tenth step of etching back the conductive film for the first charge storage electrode, the dielectric thin film, and the metal film for the plate electrode so that they remain in the sidewall portion of the groove; Selectively removing the sacrificial layer in the cell region; An eleventh step of forming a conductive film for the second charge storage electrode on the entire structure after the tenth step; And a twelfth step of defining a unit capacitor by grinding the conductive film for the second charge storage electrode through a chemical and mechanical planarization process.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
첨부된 도면 도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 캐패시터 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.1A to 1F illustrate a capacitor forming process according to an embodiment of the present invention, which will be described with reference to the following.
우선, 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 소정의 절연 구조 및 도전 구조를 가지는 하부층(11)을 형성한다. 하부층(11)에는 워드라인, 비트라인 및 다수의 층간절연막이 포함되며, 하부전극 콘택 마스크를 사용한 사진 공정 및 층간절연막 식각 공정을 통해 하부전극 콘택홀을 형성한다. 이어서, 전체 구조 상부에 폴리실리콘막을 증착하고, 이를 에치백하여 하부전극 콘택홀 내에 폴리실리콘 플러그(12)를 형성한다.First, as shown in FIG. 1A, a lower layer 11 having a predetermined insulating structure and a conductive structure is formed on the silicon substrate 10. The lower layer 11 includes a word line, a bit line, and a plurality of interlayer insulating layers, and forms a lower electrode contact hole through a photo process using a lower electrode contact mask and an interlayer insulating layer etching process. Subsequently, a polysilicon film is deposited on the entire structure and etched back to form a polysilicon plug 12 in the lower electrode contact hole.
다음으로, 도 1b에 도시된 바와 같이 전체 구조 상부에 희생산화막(13)을 증착하고, 전하저장 전극 마스크를 사용한 사진 공정 및 희생산화막(13) 식각 공정을 실시한다. 첨부된 도면 도 2는 본 발명에 따른 캐패시터의 레이아웃을 도시한 것으로, 전하저장 전극 콘택(300)에 오버랩 되는 전하저장 전극 영역(200)을 기존에 비해 플레이트 전극의 두께만큼 넓게 형성하며, 플레이트 전극 영역(100)이 전하저장 전극 영역(200)을 둘러싸도록 되어 있다.Next, as shown in FIG. 1B, the sacrificial oxide film 13 is deposited on the entire structure, and a photo process using the charge storage electrode mask and an etching process of the sacrificial oxide film 13 are performed. 2 is a view illustrating a layout of a capacitor according to the present invention, wherein the charge storage electrode region 200 overlapping the charge storage electrode contact 300 is formed to be wider than the thickness of the plate electrode, and the plate electrode is formed. The region 100 is arranged to surround the charge storage electrode region 200.
이어서, 도 1c에 도시된 바와 같이 전체 구조 표면을 따라 플레이트 전극용 비정질실리콘막(14)을 증착하고, 그 표면에 HSG(15)를 성장시킨 다음, 플레이트 전극의 공핍을 최소화하기 위하여 질소계 이온을 전면 주입한다. 이때, 플레이트 전극용 비정질실리콘막(14) 및 HSG(15)에 대해서는 적절한 도핑을 실시한다.Subsequently, as shown in FIG. 1C, an amorphous silicon film 14 for plate electrodes is deposited along the entire structure surface, the HSG 15 is grown on the surface thereof, and nitrogen-based ions are then used to minimize the depletion of the plate electrode. Inject the front. At this time, appropriate doping is performed on the amorphous silicon film 14 and the HSG 15 for the plate electrode.
계속하여, 도 1d에 도시된 바와 같이 HSG(15)의 프로파일을 따라 플레이트 전극용 금속막(22), 유전체 박막(16) 및 제1 전하저장 전극용 전도막(예컨대, 금속막)(17)을 증착하고, 제1 전하저장 전극용 금속막(17), 유전체 박막(16), 플레이트 전극용 금속막(22), HSG(15) 및 플레이트 전극용 비정질실리콘막(14)을 에치백하여 이들이 희생산화막(13)의 측벽에만 잔류되도록 한다.Subsequently, as shown in FIG. 1D, the metal film 22 for the plate electrode, the dielectric thin film 16 and the conductive film (eg, the metal film) 17 for the first charge storage electrode are along the profile of the HSG 15. And the metal film 17 for the first charge storage electrode, the dielectric thin film 16, the metal film 22 for the plate electrode 22, the HSG 15 and the amorphous silicon film 14 for the plate electrode were etched back to Only remaining on the sidewall of the sacrificial oxide film 13.
다음으로, 도 1e에 도시된 바와 같이 전체 구조 상부에 포토레지스트를 도포하고 소정의 사진 공정을 실시하여 플레이트 전극 형성 영역의 희생산화막(단위 셀 사이의 희생산화막)(13)을 노출시키는 포토레지스트 패턴(18)을 형성하고, 이를 사용하여 노출된 희생산화막(13)을 선택적으로 식각한다.Next, a photoresist pattern exposing the sacrificial oxide film (sacrificial oxide film between unit cells) 13 in the plate electrode formation region by applying a photoresist over the entire structure and performing a predetermined photo process as shown in FIG. 1E. (18) is formed, and the sacrificial oxide film 13 is selectively etched using the same.
이어서, 도 1f에 도시된 바와 같이 포토레지스트 패턴(18)을 제거하고, 전체 구조 표면을 따라 제2 전하저장 전극용 전도막(예컨대, 폴리실리콘막)(19)을 증착한다. 이때, 희생산화막(13)이 제거된 영역에는 전하저장 전극용 전도막(19)이 완전히 매립된다. 이어서, 전체 구조 상부에 갭필 산화막(20)을 증착하고, 화학적·기계적 평탄화(CMP) 공정을 통해 갭필 산화막(20) 및 제2 전하저장 전극용 전도막(19)을 연마하여 전하저장 전극용 전도막(19)을 단위 셀 별로 분리한다. 이때, 제2 전하저장 전극용 전도막(19)이 플레이트 전극용 비정질실리콘막(14)을 연결하게 된다. 계속하여, 전체 구조 상부에 층간절연막(21)을 증착한다.Next, as shown in FIG. 1F, the photoresist pattern 18 is removed, and a conductive film (eg, a polysilicon film) 19 for a second charge storage electrode is deposited along the entire structure surface. In this case, the conductive film 19 for the charge storage electrode is completely embedded in the region where the sacrificial oxide film 13 is removed. Subsequently, the gap fill oxide film 20 is deposited on the entire structure, and the gap fill oxide film 20 and the second charge storage electrode conductive film 19 are polished through a chemical and mechanical planarization (CMP) process to conduct the charge storage electrode. The membrane 19 is separated by unit cell. At this time, the conductive film 19 for the second charge storage electrode connects the amorphous silicon film 14 for the plate electrode. Subsequently, an interlayer insulating film 21 is deposited over the entire structure.
한편, 상기 실시예에서 갭필 산화막(20)을 대신하여 포토레지스트를 사용할 수 있으며, 이 경우 CMP 공정 후 잔류하는 포토레지스트를 제거한 다음 층간절연막(21)을 증착하여야 한다.Meanwhile, in the above embodiment, a photoresist may be used in place of the gap fill oxide layer 20. In this case, the interlayer insulating layer 21 should be deposited after removing the remaining photoresist after the CMP process.
또한, 상기 실시예에서 단위 캐패시터를 정의하기 위한 CMP 공정은 갭필 물질(산화막, 포토레지스트 등)을 에치백하여 제2 전하저장 전극용 전도막(19)을 노출시킨 후, CMP 공정을 실시하는 것으로 대체할 수 있다.In the above embodiment, the CMP process for defining the unit capacitor is performed by etching back the gapfill material (oxide film, photoresist, etc.) to expose the conductive film 19 for the second charge storage electrode, and then performing the CMP process. Can be replaced.
한편, 제2 전하저장 전극용 전도막(19)을 두껍게 증착하는 경우에는 갭필 물질을 사용할 필요가 없다.On the other hand, when thickly depositing the conductive film 19 for the second charge storage electrode, it is not necessary to use a gapfill material.
또한, 상기 실시예에서는 제1 전하저장 전극용 금속막(17), 유전체 박막(16), 플레이트 전극용 금속막(22), HSG(15) 및 플레이트 전극용 비정질실리콘막(14)을 동시에 에치백하는 공정을 예시하였으나, HSG(15) 및 플레이트 전극용 비정질실리콘막(14)을 먼저 에치백한 다음, 플레이트 전극용 금속막(22), 유전체 박막(16) 및 제1 전하저장 전극용 금속막(17)을 증착하고, 제1 전하저장 전극용 금속막(17) 및 유전체 박막(16)을 에치백하는 공정을 실시할 수 있으며, 이들을 각각 증착 후 에치백하는 공정을 수행할 수 있다.In the above embodiment, the first charge storage electrode metal film 17, the dielectric thin film 16, the plate electrode metal film 22, the HSG 15 and the plate electrode amorphous silicon film 14 are simultaneously Although the process of tooth back is illustrated, the HSG 15 and the amorphous silicon film 14 for the plate electrode are first etched back, and then the metal film 22 for the plate electrode 22, the dielectric thin film 16, and the metal for the first charge storage electrode are etched back. The process of depositing the film 17 and etching back the metal film 17 and the dielectric thin film 16 for the first charge storage electrode may be performed.
상기와 같이 본 발명은 플레이트 전극을 전하저장 전극 형성 전에 먼저 형성하고, 전하저장 전극과 플레이트 전극을 수평으로 배치함으로써 기존의 플레이트 전극 두께 만큼 캐패시터 구조의 높이를 줄일 수 있으며, 이로 인하여 셀 영역과 주변회로 영역의 단차 완화는 물론, 후속 공정을 용이하게 진행할 수 있도록 한다. 한편, 본 발명에서는 플레이트 전극용 전도막 및 전하저장 전극용 전도막을 2중막으로 형성하기 때문에 유전체 박막 쪽에 각각 금속막을 배치할 수 있으며, 이는 HSG 성장 후 질소계 이온주입과 함께 캐패시터의 공핍 특성을 개선하는데 기여한다.As described above, in the present invention, the plate electrode is first formed before the charge storage electrode is formed, and the height of the capacitor structure can be reduced by the thickness of the existing plate electrode by placing the charge storage electrode and the plate electrode horizontally, and thus the cell region and the periphery. This step eases the step of the circuit area and facilitates the subsequent process. Meanwhile, in the present invention, since the conductive film for the plate electrode and the conductive film for the charge storage electrode are formed as a double layer, the metal film can be disposed on the dielectric thin film, which improves the depletion characteristics of the capacitor along with nitrogen-based ion implantation after HSG growth. Contributes to
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
전술한 본 발명은 캐패시터 구조의 높이를 감소시키는 효과가 있으며, 이로 인하여 셀 영역과 주변회로 영역의 단차를 완화하고 후속 금속배선 공정을 용이하게 만드는 효과를 기대할 수 있다. 또한, 본 발명은 캐패시터 전극의 공핍을 최소화하는 효과가 있으며, 이로 인하여 소자의 동작 특성 개선을 기대할 수 있다.The present invention described above has the effect of reducing the height of the capacitor structure, and thus can be expected to reduce the step difference between the cell region and the peripheral circuit region and to facilitate the subsequent metallization process. In addition, the present invention has the effect of minimizing the depletion of the capacitor electrode, thereby improving the operating characteristics of the device can be expected.
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| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |