KR20020058253A - Method for sharing address and data I/O channel of semiconductor memory device - Google Patents

Method for sharing address and data I/O channel of semiconductor memory device Download PDF

Info

Publication number
KR20020058253A
KR20020058253A KR1020000086300A KR20000086300A KR20020058253A KR 20020058253 A KR20020058253 A KR 20020058253A KR 1020000086300 A KR1020000086300 A KR 1020000086300A KR 20000086300 A KR20000086300 A KR 20000086300A KR 20020058253 A KR20020058253 A KR 20020058253A
Authority
KR
South Korea
Prior art keywords
address
data
terminals
input
terminal
Prior art date
Application number
KR1020000086300A
Other languages
Korean (ko)
Inventor
박윤상
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000086300A priority Critical patent/KR20020058253A/en
Publication of KR20020058253A publication Critical patent/KR20020058253A/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

PURPOSE: A method for sharing a semiconductor memory address and a data I/O channel is provided to extend an address size and a width of the data I/O by sharing the address input and the data I/O. CONSTITUTION: In order to facilitate the additional allocation of the address terminal and the data I/O terminal, the address input terminals(A0-A14) and the data I/O terminals(D0-DQ15) are shared by each other. Thus, a data width of 31 bits is obtained by the A0-A14 of the address terminal area and the DQ0-DQ15 of the DQ terminals, and the address of 2¬31 is realized. At the same time, the data I/O obtains a data I/O width of 31 bits by the A0-A14 of the address terminal area and the DQ0-DQ15 of the DQ terminals, and the wide I/O data is easily realized.

Description

반도체 메모리 소자의 어드레스와 데이터 Ｉ／Ｏ 채널을 공유하는 방법{Method for sharing address and data I/O channel of semiconductor memory device}Method for sharing address and data I / O channel of semiconductor memory device

본 발명은 반도체 메모리 소자의 어드레스와 데이터 I/O 채널을 공유하는 방법에 관한 것으로, 특히 어드레스의 크기와 데이터 입출력 폭을 동시에 확장하기 위해 반도체 메모리 소자의 어드레스 입력과 데이터 I/O를 공유하는 방법에 관한 것이다.The present invention relates to a method of sharing an address and a data I / O channel of a semiconductor memory device, and in particular, a method of sharing an address input and a data I / O of a semiconductor memory device in order to simultaneously expand the size of an address and a data input / output width. It is about.

도 1은 256MB SDRAM의 핀 배치를 나타낸다.Figure 1 shows the pinout of a 256MB SDRAM.

도 1에 나타낸 CLK는 클럭 단자, CKE는 클럭 인에이블 단자, /CS는 칩 선택 단자, /RAS는 로우 어드레스 스트로브 단자, /CAS는 컬럼 어드레스 스트로브 단자, A0-A12는 어드레스 입력 단자, A10/AP는 어드레스 입력 또는 자동 프리쟈지 단자, BA0/A13-BA1/A12는 뱅크 선택 단자, DQ0-DQ15는 데이터 입출력 단자, DQMU/DQML은 데이터 입출력 마스크, VCCQ는 DQ용 VCC 단자, VSSQ는 DQ용 VSS 단자, VCC는 내부회로의 전원단자, VSS는 내부회로의 접지단자, NC는 비접속 단자를 나타낸다.CLK is a clock terminal, CKE is a clock enable terminal, / CS is a chip select terminal, / RAS is a row address strobe terminal, / CAS is a column address strobe terminal, and A0-A12 is an address input terminal, A10 / AP Is an address input or auto prejag terminal, BA0 / A13-BA1 / A12 is a bank select terminal, DQ0-DQ15 is a data input / output terminal, DQMU / DQML is a data input / output mask, VCCQ is a VCC terminal for DQ, and VSSQ is a VSS terminal for DQ VCC denotes the power terminal of the internal circuit, VSS denotes the ground terminal of the internal circuit, and NC denotes the non-connected terminal.

도 2는 종래의 어드레스 타이밍도를 나타낸 것으로, 로우 어드레스 입력 구간인 액티브 신호에서 X-어드레스를 병렬로 입력한 후에, 컬럼 어드레스 입력 구간인 판독 신호에서 Y-어드레스를 병렬로 입력하는 방식을 나타낸 것이다.2 is a diagram illustrating a conventional address timing diagram. Referring to FIG. 2, a X-address is input in parallel in an active signal that is a row address input section, and a Y-address is input in parallel in a read signal that is a column address input section. .

또한, 상기 방식은 X, Y 데이터를 순차적으로 입력하면서 로우 어드레스와 컬럼 어드레스를 같은 단자(pin)로 공유하고, DQ(입/출력) 단자를 따로 할당하는 방식이다.In addition, the above-described method is a method of sharing the row address and the column address to the same pin while sequentially inputting the X and Y data, and separately assigning the DQ (input / output) terminals.

도 2에 나타낸 256MB SDRAM의 경우를 보면, 15비트의 어드레스 단자(A0-A14)와 16비트의 데이터 입출력 단자(DQ1-DQ15)가 있다는 것을 알 수 있다.In the case of 256MB SDRAM shown in Fig. 2, it can be seen that there are 15-bit address terminals A0-A14 and 16-bit data input / output terminals DQ1-DQ15.

도 2의 어드레스 타이밍도와 같이, 어드레스 입력 단자(A0-A14)와 데이터 입/출력 단자(DQ0-15)를 분리하여 입출력하는 방식에서는 어드레스의 크기가 1비트씩 늘어날 때마다 단자(pin)가 하나씩 늘어나야만 하고, 또한 데이터 입/출력 폭이 1비트씩 늘어날 때에도 단자가 하나씩 늘어나야만 한다.As shown in the address timing diagram of FIG. 2, in the method of inputting / outputting the address input terminals A0-A14 and the data input / output terminals DQ0-15 separately, one pin is used every time the address is increased by one bit. In addition, the terminals must be increased by one when the data input / output width increases by one bit.

따라서, 고집적/고용량 반도체 공정 능력의 발달로 인해 메모리의 용량은 4배씩 증가하면서도 칩 면적은 커지지 않기 때문에, 기존의 패키지(PKG) 크기를 유지하면서 핀을 늘리면 단자의 간격(pitch)이 더욱 좁아지게 되므로, 패키지(PKG) 가격이 증가되는 어려움이 발생하게 된다.Therefore, due to the development of high-density / high-capacity semiconductor processing capability, the memory capacity is increased by four times but the chip area is not increased. Therefore, increasing the pin while maintaining the size of the existing package (PKG) results in a narrower terminal pitch. Therefore, there is a difficulty in increasing the price of the package (PKG).

예를 들어, 도 2에 나타낸 256MB SDRAM의 경우를 보면, 15비트의 어드레스 입력 단자(A0-A14)와 16비트의 데이터 I/O 단자(DQ0-DQ15)가 있으나 메모리의 용량이 증가하면 어드레스 크기와 데이터 I/O 폭에 단자의 추가적인 할당(증가)이 어려운 경우가 발생하게 된다.For example, in the case of 256MB SDRAM shown in FIG. 2, there are 15-bit address input terminals A0-A14 and 16-bit data I / O terminals DQ0-DQ15. In addition, additional assignment of terminals to data I / O widths is difficult.

따라서, 본 발명은 상기의 문제점을 감안하여 이루어진 것으로, 반도체 메모리 소자의 어드레스 입력과 데이터 입출력을 공유하여 어드레스 크기와 데이터 입출력 폭을 확장하는 것을 목적으로 한다.Accordingly, the present invention has been made in view of the above problems, and an object thereof is to extend an address size and a data input / output width by sharing address input and data input / output of a semiconductor memory device.

도 1은 종래 기술의 256MB SDRAM 핀의 구성을 나타낸 도면,1 is a diagram showing the configuration of a 256MB SDRAM pin of the prior art;

도 2는 종래 기술의 어드레스 타이밍도,2 is an address timing diagram of a prior art;

도 3은 본 발명의 제1 실시예에 따른 어드레스 타이밍도,3 is an address timing diagram according to a first embodiment of the present invention;

도 4는 본 발명의 제2 실시예에 따른 어드레스 타이밍도.4 is an address timing diagram according to a second embodiment of the present invention.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

CLK : 클록CKE : 클록 인에이블CLK: Clock CKE: Clock Enable

/CS : 칩 선택/RAS : 로우 어드레스 스트로브/ CS: Chip Select / RAS: Low Address Strobe

/CAS : 컬럼 어드레스 스트로브/WE : 기록 인에이블/ CAS: column address strobe / WE: write enable

BA0/A13∼BA1/A12 : 뱅크 선택DQ0∼DQ15 : 데이터 입출력BA0 / A13 to BA1 / A12: Bank selection DQ0 to DQ15: Data input / output

VCCQ : DQ용 VCCVSS : DQ용 VSSVCCQ: VCC for DQ: VSS for DQ

A0∼A12 : 어드레스 입력NC : 비접속A0 to A12: Address input NC: Not connected

A10/AP : 어드레스 입력 또는 자동 프리챠지A10 / AP: address input or auto precharge

DQMU/DQML : 데이터 입출력 마스크DQMU / DQML: Data I / O Mask

이러한 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 반도체 메모리 소자의 어드레스와 데이터 I/O 채널을 공유하는 방법은, 상기 복수의 어드레스 입력 단자와 상기 복수의 데이터 입출력 단자까지 소정 비트의 어드레스 폭으로 X-어드레스를 입력한 후에, Y-어드레스를 입력하는 단계와, 상기 복수의 어드레스 입력 단자와 상기 복수의 데이터 입출력 단자까지 소정 비트의 데이터 폭으로 데이터를 입출력하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, a method of sharing an address and a data I / O channel of a semiconductor memory device according to a first embodiment of the present invention includes a predetermined bit address up to the plurality of address input terminals and the plurality of data input / output terminals. After inputting the X-address by the width, inputting the Y-address, and inputting / outputting data with a predetermined data width to the plurality of address input terminals and the plurality of data input / output terminals. do.

또한, 본 발명의 제2 실시예에 따른 반도체 메모리 소자의 어드레스와 데이터 I/O 채널을 공유하는 방법은, 상기 복수의 어드레스 입력 단자와 상기 복수의 데이터 입출력 단자까지 소정 비트의 어드레스 폭으로 X-어드레스와 Y-어드레스를 동시에 입력하는 단계와, 상기 복수의 어드레스 입력 단자와 상기 복수의 데이터 입출력 단자까지 소정 비트의 데이터 폭으로 데이터를 입출력하는 단계를 구비한 것을 특징으로 한다.Further, in the method of sharing the address and data I / O channel of the semiconductor memory device according to the second embodiment of the present invention, the plurality of address input terminals and the plurality of data input and output terminals are X- And simultaneously inputting an address and a Y-address, and inputting and outputting data with a data width of a predetermined bit to the plurality of address input terminals and the plurality of data input / output terminals.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

이하, 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 어드레스와 데이터 I/O 채널을 공유하는 방법에 대해서 설명한다.Hereinafter, a method of sharing an address and a data I / O channel of a semiconductor memory device according to an exemplary embodiment of the present invention will be described with reference to the accompanying drawings.

본 발명의 특징은 어드레스 입력 단자와 데이터 I/O(DQ) 단자를 공유하여 사용하는데 있다.A feature of the present invention is to share and use an address input terminal and a data I / O (DQ) terminal.

도 3은 본 발명의 바람직한 제1 실시예에 따른 어드레스 타이밍도를 나타낸다.3 shows an address timing diagram according to the first preferred embodiment of the present invention.

즉, 도 3은, 15비트의 어드레스 입력 단자(A0-A14)와 16비트의 데이터 I/O(DQ) 단자(DQ0-DQ15)를 공유하여 어드레스 단자 영역의 A0-A14와 DQ 단자 영역의 DQ0-DQ15까지 31비트의 어드레스 폭으로 X-어드레스를 입력한 후에, Y-어드레스를 입력하고, 어드레스 단자 영역의 A0-A14와 DQ 단자 영역의 DQ0-DQ15까지 31비트의 데이터 폭으로 데이터(DQ)를 입출력한 결과를 나타낸 것이다.That is, Fig. 3 shows the 15-bit address input terminals A0-A14 and the 16-bit data I / O (DQ) terminals DQ0-DQ15 to share the A0-A14 and the DQ0 of the DQ terminal region. After the X-address is input with an address width of 31 bits up to -DQ15, the Y-address is inputted, and the data (DQ) has a data width of 31 bits from A0-A14 in the address terminal area and DQ0-DQ15 in the DQ terminal area. Shows the result of input and output.

상술한 바와 같이, 본 발명의 제1 실시예에 따라 15비트의 어드레스 입력 단자(A0-A14)와 16비트의 데이터 I/O(DQ) 단자(DQ0-DQ15)를 공유하면, 종래와 같이 어드레스 입력 단자와 데이터 I/O(DQ) 단자가 각각 할당되어 있을 때보다 더 넓은 크기의 어드레스(2^31)와 데이터 폭(x31 비트)을 가질 수 있어 넓은 I/O 메모리 구현이 용이해진다.As described above, when the 15-bit address input terminal A0-A14 and the 16-bit data I / O (DQ) terminal DQ0-DQ15 are shared according to the first embodiment of the present invention, the address is maintained as in the prior art. The input terminal and the data I / O (DQ) terminal can have a wider address (2 ^ 31) and data width (x31 bits) than when each is allocated, thereby facilitating wide I / O memory implementation.

도 4는 본 발명의 제2 실시예에 따른 어드레스 타이밍도로서, 15비트의 어드레스 입력 단자(A0-A14)와 16비트의 데이터 I/O(DQ) 단자(DQ0-DQ15)를 공유하여 얻어진 결과를 나타낸 것이다.Fig. 4 is an address timing diagram according to a second embodiment of the present invention. The result obtained by sharing the 15-bit address input terminals A0-A14 and the 16-bit data I / O (DQ) terminals DQ0-DQ15. It is shown.

즉, 도 4는 15비트의 어드레스 입력 단자(A0-A14)와 16비트의 데이터 I/O 단자(DQ0-DQ15)를 공유하여, 어드레스 단자 영역의 A0-A14와 DQ 단자 영역의 DQ0-DQ15까지 31비트의 어드레스 폭으로 X-어드레스와 Y-어드레스를 동시에 입력하고, 어드레스 단자 영역의 A0-A14와 DQ 단자 영역의 DQ0-DQ15까지 31비트 데이터 폭으로 데이터(DQ)를 입출력한 결과를 나타낸 것이다.That is, Fig. 4 shares the 15-bit address input terminals A0-A14 and the 16-bit data I / O terminals DQ0-DQ15, to A0-A14 in the address terminal region and DQ0-DQ15 in the DQ terminal region. The result of inputting X-address and Y-address simultaneously with 31-bit address width and input / output data (DQ) with 31-bit data width from A0-A14 in the address terminal area to DQ0-DQ15 in the DQ terminal area. .

상술한 바와 같이 제2 실시예에 따라 어드레스 입력 단자(A0-A14)와 데이터 I/O(DQ) 단자(DQ0-DQ15)를 공유하면, 종래와 같이 어드레스 입력 단자와 데이터 I/O(DQ) 단자가 각각 할당되어 있을 때보다, 어드레스 크기는 같아도 데이터 폭(x31비트)을 넓게 가질 수 있어 넓은 I/O 메모리 구현이 용이해진다.As described above, when the address input terminals A0-A14 and the data I / O (DQ) terminals DQ0-DQ15 are shared according to the second embodiment, the address input terminal and the data I / O (DQ) are conventionally used. Compared to when the terminals are assigned to each other, even though the address size is the same, the data width (x31 bits) can be wider, thereby facilitating wide I / O memory implementation.

상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 기존의 패키지(PKG) 크기에서도 어드레스 입력 단자와 데이터 I/O 단자 할당을 더 크게 할 수 있다. 즉, 어드레스 단자와 데이터 I/O 단자에 추가적인 할당이 용이하도록 15비트의 어드레스 입력 단자(A0-A14)와 데이터 I/O 단자(DQ0-DQ15)를 공유해서 사용하면, 어드레스 단자 영역의 A0-A14와 DQ 단자 영역의 DQ0-DQ15까지 31비트의 데이터 폭을 가질 수 있어 기존의 도 2와 같은 패키지(PKG)에서도 2^31에 이르는 어드레스를 구현할 수 있다.As described above, according to the preferred embodiment of the present invention, the address input terminal and the data I / O terminal assignment can be made larger even in the size of an existing package (PKG). In other words, when 15-bit address input terminals A0-A14 and data I / O terminals DQ0-DQ15 are shared to facilitate additional assignment to address terminals and data I / O terminals, A0- in the address terminal area is used. Since the data width of 31 bits may be provided between D14 and DQ15 of the A14 and DQ terminal areas, an address up to 2 ^ 31 may be realized even in a conventional package (PKG) as shown in FIG.

또한, 데이터 I/O에도 어드레스 단자 영역의 A0-A14와 DQ 단자 영역의 DQ0-DQ15까지 31비트의 데이터 I/O 폭을 가지므로 넓은 I/O 데이터 구현이 용이해져 패키지(PKG)의 어려움이나 비용 증가없이 넓은 I/O 메모리를 구현할 수 있다.In addition, the data I / O has a 31-bit data I / O width from A0-A14 in the address terminal area to DQ0-DQ15 in the DQ terminal area, making it easy to implement wide I / O data, thereby reducing package (PKG) difficulty. Wide I / O memory can be implemented without increasing cost.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look.

Claims (2)

복수의 어드레스 단자와 복수의 데이터 입출력 단자를 공유하는 방법에 있어서,In the method of sharing a plurality of address terminals and a plurality of data input and output terminals, 상기 복수의 어드레스 입력 단자와 상기 복수의 데이터 입출력 단자까지 소정 비트의 어드레스 폭으로 X-어드레스를 입력한 후에, Y-어드레스를 입력하는 단계와,Inputting an Y-address after inputting an X-address to an address width of a predetermined bit to the plurality of address input terminals and the plurality of data input / output terminals; 상기 복수의 어드레스 입력 단자와 상기 복수의 데이터 입출력 단자까지 소정 비트의 데이터 폭으로 데이터를 입출력하는 단계를 포함하는 반도체 메모리 소자의 어드레스와 데이터 I/O 채널을 공유하는 방법.And inputting and outputting data to and from the plurality of address input terminals and the plurality of data input / output terminals with a data width of a predetermined bit. 복수의 어드레스 입력 단자와 복수의 데이터 입출력 단자를 공유하는 방법에 있어서,In the method of sharing a plurality of address input terminals and a plurality of data input and output terminals, 상기 복수의 어드레스 입력 단자와 상기 복수의 데이터 입출력 단자까지 소정 비트의 어드레스 폭으로 X-어드레스와 Y-어드레스를 동시에 입력하는 단계와,Simultaneously inputting an X-address and a Y-address to the plurality of address input terminals and the plurality of data input / output terminals at an address width of a predetermined bit; 상기 복수의 어드레스 입력 단자와 상기 복수의 데이터 입출력 단자까지 소정 비트의 데이터 폭으로 데이터를 입출력하는 단계를 구비한 것을 특징으로 하는 반도체 메모리 소자의 어드레스와 데이터 I/O 채널을 공유하는 방법.And inputting and outputting data in a data width of a predetermined bit from the plurality of address input terminals and the plurality of data input / output terminals to each of the plurality of address input terminals and the plurality of data input / output terminals.
KR1020000086300A 2000-12-29 2000-12-29 Method for sharing address and data I/O channel of semiconductor memory device KR20020058253A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000086300A KR20020058253A (en) 2000-12-29 2000-12-29 Method for sharing address and data I/O channel of semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000086300A KR20020058253A (en) 2000-12-29 2000-12-29 Method for sharing address and data I/O channel of semiconductor memory device

Publications (1)

Publication Number Publication Date
KR20020058253A true KR20020058253A (en) 2002-07-12

Family

ID=27689354

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000086300A KR20020058253A (en) 2000-12-29 2000-12-29 Method for sharing address and data I/O channel of semiconductor memory device

Country Status (1)

Country Link
KR (1) KR20020058253A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111179986A (en) * 2018-11-09 2020-05-19 三星电子株式会社 Method of operating controller for controlling nonvolatile memory device and memory device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111179986A (en) * 2018-11-09 2020-05-19 三星电子株式会社 Method of operating controller for controlling nonvolatile memory device and memory device
KR20200054387A (en) * 2018-11-09 2020-05-20 삼성전자주식회사 Storage device having wide input/output and method of operating the same
US11119692B2 (en) 2018-11-09 2021-09-14 Samsung Electronics Co., Ltd. Storage device having wide input/output and method of operating the same

Similar Documents

Publication Publication Date Title
KR100884157B1 (en) Semiconductor device with non-volatile memory and random access memory
US6740981B2 (en) Semiconductor device including memory unit and semiconductor module including memory units
US6392950B2 (en) Semiconductor device including multi-chip
KR100355032B1 (en) High density package memory device, memory module using this device, and control method of this module
KR920006011B1 (en) Semiconductor memory device
KR0150489B1 (en) Semiconductor integrated circuit device having improvement arrangement of pads
US6353549B1 (en) Architecture and package orientation for high speed memory devices
US20050263811A1 (en) Semiconductor device
KR20040065176A (en) Semiconductor device
US5973554A (en) Semiconductor device structured to be less susceptible to power supply noise
US20060001131A1 (en) Memory device power distribution in memory assemblies
US7956470B2 (en) Semiconductor device
KR20020058253A (en) Method for sharing address and data I/O channel of semiconductor memory device
US6212091B1 (en) Semiconductor memory device having a shielding line
US20020024834A1 (en) Memory module having programmable logic device and sTSOP
US6826067B2 (en) Double capacity stacked memory and fabrication method thereof
KR100585331B1 (en) Semiconductor device and memory system
US6344763B1 (en) Semiconductor integrated circuit device that can suppress generation of signal skew between data input/output terminals
KR100552654B1 (en) Memory device with non-quadrangular memory bank
KR20010037711A (en) The merhod for controlling address input output of a semiconductor device
KR100476393B1 (en) Semiconductor memory device for reducing package test time
KR20020025704A (en) Semiconductor integrated circuit device
KR100558035B1 (en) semiconductor memory device
KR100306967B1 (en) Arrangement of data input/output circuits for use in a semiconductor memory integrated circuit device
KR20210046913A (en) System-in-package module

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination